DDR SDRAM物理层的SSTL接口电路设计

摘要

在当今的电子系统设计中，内存被使用的越来越多，并且对内存的要求也越来越高，要求DDR SDRAM的存取速度尽可能的快，容量尽可能的大。而DDR SDRAM接口电路设计技术是制约内存使用性能提高的关键，在目前市场上内核工作频率达到几个GHz的情况下，DDR SDRAM接口电路的工作频率却一般在几百MHz以下。接口电路己经成为集成电路快速发展的一个瓶颈。为了解决传统内存接口电路工作频率低的问题，出现了专用于内核和DDR SDRAM之间的接口标准SSTL。本文基于0.13μm标准CMOS工艺，全订制设计了一款应用于内存控制器中，工作频率为400MHz物理层的SSTL接口电路。
　　本文首先介绍了课题背景、研究现状以及 SSTL接口电路的相关理论。然后介绍了SSTL接口电路的设计。SSTL接口电路共分为两个部分：SSTL I/O Buffer和SSTL时序控制电路。SSTL I/O Buffer包括输入Buffer，输出Buffer和片内终端ODT。输入Buffer中设计了测试和静电保护电路，输出Buffer中采用电流驱动的方式提高了电路的工作频率和驱动能力，片内终端ODT可防止信号在输出端形成反射。SSTL时序控制电路包括数据通道和控制通道两个子模块，电路中采用对称匹配性设计提高了时序控制的准确度。另外，SSTL接口电路中输出供电电源和内部电路工作电源使用两种相互独立的电源，不仅避免了电源之间的串扰，而且降低了电路的功耗。最后，对SSTL接口电路进行了电路仿真、版图设计以及版图验证与后仿真，仿真结果表明电路在400MHz下，性能稳定，驱动能力达到SSTL标准中的要求，功耗较低。

目录

DDR SDRAM物理层的SSTL接口电路设计

SSTL INTERFACE CIRCUIT DESIGN OF DDR SDRAM PHY

摘 要

Abstract

目 录

第1章 绪 论

1.1 课题背景

1.2 研究现状与进展

1.3 课题研究内容

1.4 论文的组织结构

第2章 SSTL接口电路相关理论及技术研究

2.1 I/O Buffer基本理论

2.2 SSTL I/O Buffer原理

2.3 SSTL接口电路的噪声分析

2.4 本章小结

第3章 SSTL I/O Buffer的电路设计

3.1 SSTL输入Buffer的电路设计

3.1.1 输入Buffer的设计方案

3.1.2 ESD输入保护电路设计

3.1.3 输入Buffer电路设计

3.1.4 SSTL输入Buffer电路仿真

3.2 SSTL输出Buffer的电路设计

3.2.1 输出Buffer的设计方案

3.2.2 输出Buffer电路设计

3.2.3 SSTL输出Buffer电路仿真

3.3 片内ODT电路设计

3.4 本章小结

第4章 SSTL时序控制电路设计

4.1 数据通道模块的设计

4.2 控制模块的设计

4.3 本章小结

第5章 版图设计与验证

5.1 版图设计技术及考虑的因素

5.2 SSTL I/O Buffer版图设计

5.3 SSTL时序控制版图设计

5.4 本章小结

结 论

参考文献

攻读学位期间发表的学术论文

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哈尔滨工业大学硕士学位论文使用授权书

致 谢