50Mbps低功耗时钟数据恢复电路设计

摘要

串行传输技术仅采用数据线，节省了传输成本，降低了共享时钟引起噪声，是当今信息传输的主要方式。时钟数据恢复电路（CDR）是串行传输系统接收端的核心，其主要功能是提取嵌入到数据流中的时钟信息，在该时钟信号的帮助下进行采样，恢复传输的数据，以消除数据在发送器、接收器间传输引入的抖动。对于目前已经量产化的单芯片以太网物理层收发器，百兆内的传输速率以及灵活的电源管理架构，在保证传输速率的要求下，低功耗时钟数据恢复是基本诉求。
　　本文使用SMIC0.18μm CMOS工艺实现50Mbps低功耗时钟数据恢复电路的设计，采用基于锁相环带外部参考时钟的全速率双环结构。为了提高稳定性，环路选择三阶；为了实现低功耗，压控振荡器（VCO）采用单端五级环形结构；同时滤波器电容使用MOS管电容以节省版图面积。使用Verilog-A并利用移位寄存器结合异或来实现输入随机NRZ序列的产生，以便对CDR进行测试。CDR环路在74.6us完成锁定，恢复的数据能够正确跟随输入，且恢复的时钟下降沿在输入数据中间采样，控制线上的纹波为1.54mV，系统恢复的时钟上升沿峰值抖动为183ps，恢复的数据峰值抖动为189.6ps。
　　版图布局与绘制时提前考虑衬底噪声的影响，通过各方面的权衡以弥补电路设计中的不足，主要措施如：提高匹配性、物理距离隔离以及保护环等。后仿环路锁定时间为77.04us，控制线上抖动小于1mV，时钟的峰峰值抖动约为44ps。
　　同时，随着芯片集成度的提高，衬底噪声已成为混合信号电路设计的难题。数字电路向衬底注入噪声，并经过衬底传播损害敏感模拟电路性能，使得系统可靠性降低甚至失效。为了具体分析衬底噪声对CDR性能的影响，通过衬底噪声的耦合原理，建立了CDR衬底等效模型、噪声源模型、N_well模型和电源/地线模型。将建立的模型应用于CDR电路中，由仿真知衬底噪声使压控振荡器的输出频率受到影响，系统锁定时间延长，恢复的时钟和数据峰值抖动增加，环路稳定性下降。为了有效地抑制衬底噪声，在建立的CDR衬底模型中加入保护环，测得环路锁定时间由噪声影响的80.82us缩减至74.3us，恢复的时钟抖动和数据抖动明显减小。

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第1章 绪 论

1.1 研究背景和意义

1.2 国内外发展概况

1.2.1 CDR国内外发展概况

1.2.2衬底耦合噪声国内外发展概况

1.3本文研究内容

第2章 时钟数据恢复电路的结构级设计

2.1 CDR结构选择

2.1.1 时钟数据恢复原理

2.1.2非归零码(NRZ)

2.1.3 CDR实现方式

2.2 基于锁相环的CDR电路及阶数选择

2.2.1 基于锁相环的CDR结构选择

2.2.2 阶数选择

2.3 参数设计

2.4 本章小结

第3章时钟数据恢复电路的实现

3.1 CDR电路设计

3.1.1 鉴相器设计

3.1.2 鉴频器设计

3.1.3 电荷泵设计

3.1.4 压控振荡器设计

3.1.5 滤波器设计

3.2 伪随机序列的产生

3.3 CDR系统仿真

3.3.1 CDR整体电路仿真

3.3.2 抖动与功耗测量

3.4 本章小结

第4章 CDR版图设计及衬底噪声分析

4.1 CDR版图设计与后仿真

4.1.1 CDR版图实现

4.1.2 CDR版图后仿真

4.2 衬底及噪声源模型的建立

4.2.1 衬底噪声影响电路性能的机制

4.2.2 衬底模型

4.2.3 电源/地线模型

4.2.4 N_well模型与噪声源模型

4.3 衬底噪声对CDR电路的影响分析

4.3.1 衬底模型在CDR中的应用

4.3.2 衬底噪声对CDR电路性能的影响分析

4.3.3 保护环对衬底噪声的抑制作用分析

4.4 本章小结

结论

参考文献

攻读硕士学位期间发表的论文及其它成果

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致谢