一种抗干扰的时钟和数据恢复集成电路设计

摘要

本实用新型公开了一种抗干扰的时钟和数据恢复集成电路设计，属于电子领域。其结构包括CDR电路模块，用于恢复时钟和数据；还包括一级缓存模块，用于利用时钟的上升沿和下降沿对数据进行一级缓存；二级缓存模块，用于利用时钟的上升沿和下降沿对一级缓存的数据进行二级缓存；组合逻辑电路模块，用于对一级缓存的数据和二级缓存的数据进行逻辑操作，并消除逻辑操作的数据引入的正脉冲毛刺或者负脉冲毛刺；第三上升沿触发D触发器，用于由时钟的上升沿采样输出恢复数据。本实用新型的有益效果是：通过在CDR电路模块上连接三个逻辑门和六个D触发器，实现了同步进行无线通信数据解码和消除数据正脉冲毛刺或者负脉冲毛刺，实施简便，具有广阔的应用前景。