10Gb/s低功耗时钟数据恢复电路设计

摘要

数据时钟恢复电路是通信芯片中组成模块之一，主要应用于光纤和金属为传导介质的通讯之中。一般系统由发送端、信号传播通道和接受模块构成。接收模块收到的信号是串行数据流。为了满足高速传输要求，通信系统一般要求时钟信息包含在数据流中。将周期信息从收到的信号中提出来，然后使用提出的周期时钟信号对接受信号进行重新采值，这个信息处理的过程称为时钟恢复和数据恢复，处理信息的设计就是时钟数据恢复电路设计。该设计所达到的极限工作速度制约着通信系统的最高的传导速度值。 本文通过对时钟数据恢复电路的技术进行研究，采用低功耗的设计原理实现了一款速度为10Gb/s的高速低功耗CDR电路设计。首先分析了典型的相关电路结构，着重分析研究了基于二类锁相环的时钟数据恢复电路结构。采用典型的系统分析，建立了电路设计完善的理论模型同时获得了电路设计的关键参数之间的联系。经过对比国内外的相关设计指标最终完成了电路的原理设计。通过建立MATLAB模型得到电路带宽为17MHz系统稳定。其次利用电荷控制技术和半速率技术实现了电路中鉴相器的设计。半速率电荷控制鉴相器有着低功耗高速度和易集成等优点，对比典型的二进制鉴相器设计该设计可以减少一半左右的功耗。利用了源级开关结构技术得到了电路中VI转换的设计，该VI转换具有抑制电荷注入，减小电荷失配，灵敏度高等特点，他在标准的失配比情况下输出电压可选择的范围到达电压域的80%，满足大部分电路的需求。采用四级环振结构和公模重构技术得到了压控振荡器和配套的缓冲器电路设计，振荡器在输出频率为工作频点时不同工艺角下的K值在3.2GHz/V至5.1GHz/V范围内。缓冲器可以将输出摆幅从百分之四十提高到百分之九十的同时将占空比稳定在百分之五十，满足设计要求。然后使用virtuoso版图工具对设计进行了版图绘制，通过对关键路径的规划、模块间交互线规划、模块保护的方法得到设计的整体版图。最后使用virtuoso软件的仿真工具对时钟数据恢复电路设计进行了整体仿真验证。电路工作频率达到5GHz证明电路属于高速设计。处理的数据速度达到10Gb/s，在不同PVT情况下最大抖动为15ps，功耗为7.5mA?0.9V，芯片面积为170um×150um。对比速度相同的同类CDR电路设计有着明显的低功耗，小面积的优势。本文通过时钟数据恢复电路的研究和分析，得到了一款较低功耗的高速CDR电路。对比传统的设计，本文所实现的设计只需要其十分之一的功耗就可以实现相同的处理速度。通过本课题的研究对模拟电路高速低功耗设计提供了有力的数据支持，同时为国内的时钟数据恢复电路设计做出了一定贡献。

目录

第一个书签之前