基于折叠内插结构的高速8位模数转换器电路模块设计

摘要

随着数字集成电路和高速信号处理系统的高速发展,高速的模数转换器有着非常广泛的应用,例如应用在数字通讯技术,硬盘驱动等领域。研究具有高转换速率、低功耗、较小芯片面积,且具有较大信号带宽处理能力的模数转换器结构是非常重要和有意义的。折叠内插结构的模数转换器非常符合这一研究目标。所以本文将对具有8位分辨率,250MHz采样率的折叠内插式模数转换器结构中的主要电路模块进行研究和设计。
　　 本文首先分析了折叠内插模数转换器的基本结构。深入研究了折叠内插模数转换器系统中各功能模块的基本原理和设计方法,完成了折叠内插模数转换器结构中主要电路模块的设计。设计了实际折叠率为9的全差分折叠电路,其中,采用全差分结构实现折叠预处理单元,并且采用了电阻失调平均技术。这些设计能够很好的降低系统噪声的影响。采用优化的电阻内插网络能够有效的在增加过零点的同时减少电路的功耗和面积。使用运放的负反馈来设计参考电压源,能够消除输入信号共模范围对模数转换器精度的影响。针对折叠电路倍频效应的影响,设计了全差分采样保持电路以减小对折叠器输入带宽的影响。所设计的高速动态比较器能够满足高速电路的要求,正确的检测折叠内插电路产生的过零点。根据比较器输出的温度计码的特点,设计了具有消除比较器亚稳态和气泡码的编码电路。
　　 在2.5V电源电压下对各个功能电路模块进行仿真验证。仿真结果表明所设计的折叠电路预放大器增益达到13.45dB,增益带宽积达到2.56GHz,折叠电路产生的过零点最大偏差为0.6mV,小于0.5LSB,满足了参考电压为800mV的8位折叠内插电路的设计要求。采样保持电路的-3dB带宽为2.27GHz,能够满足高速转换器输入信号带宽的要求。高速锁存比较器的再生时间常数约为10.32ps,能够满足高速模数转换器对比较器性能的要求。最后对完成的电路模块进行整体的仿真验证,结果表明所设计的折叠内插模数转换器结构能够正确的对整个输入范围内的模拟信号进行转换,输出的8位从0～255的256个数字码,并且输出没有失码。