Politecnico di Torino, Dip. di Automatica e Informatica, Torino, Italy 10129;
Politecnico di Milano, Dip. di Elettronica e Informazione, Milano, Italy 20133;
机译:使用VHDL的可轻松测试的阵列乘法器设计
机译:使用路径枚举和约束编程从行为VHDL程序生成设计验证测试
机译:使用路径枚举和约束编程从行为VHDL程序生成设计验证测试
机译:基于BDD的VHDL设计的可测性估计
机译:项目参数估计使用目标测试设计下的边际最大似然估计
机译:在小组顺序设计中结合训练和测试数据时对生物标志物组性能的无偏估计
机译:基于BDD的VHDL设计的可测性估计
机译:VHDL设计自动一致性测试的两级方法;软件工程部