基于IP的VAD_SOC设计及其可测性设计研究

摘要

随着集成电路制造技术的快速发展,系统芯片SOC逐渐成为现实.SOC将一个完整的系统集成在单个芯片上,从而缩小了系统的体积;SOC减少了SOB系统中芯片与芯片之间互连延时,从而提高了系统的性能;SOC采用基于核的设计方法,从而缩短了设计周期,降低了芯片成本.但SOC设计也遇到诸多挑战.测试复用就是其中的挑战之一.本文从测试复用的角度,系统地研究了基于IP核的SOC的设计以及系统芯片SOC的测试结构.SOC的设计是一个非常复杂的工作,本文以一个视频叠加VAD(Video Added Data)SOC芯片为研究对象,详细的分析了SOC软硬件协同仿真的验证技术,设计输入,功能仿真,综合,DFT,形式验证,静态时序分析,布局布线和ECO等内容.提出了一种存储器的综合方法,极大的方便了后端设计.测试复用的第一个问题就是可复用IP核测试结构设计问题.常用核测试结构就是在IP核输入输出端口上添加测试环.本文提出了一种简单的芯片测试结构,该结构允许共用同一条测试总线的IP核直接连接到测试总线上,从而保证测试数据可以在单个测试时钟周期内从核的测试激励源传送到IP核输入端口或从IP核输出端口传送到响应分析器,并将该测试结构应用在VAD_SOC设计中.嵌入式存储器的测试无论是在今天基于核设计的嵌入式SOC系统中,还是在复杂的微处理中都是一个十分重要的问题.本文在以前工作的基础上,参考一些文献,对一个容量为1K×16位的嵌入式SRAM进行了可测性设计.对SRAM的故障类型和测试算法进行了简单的介绍,在前面的分析基础上,提出了自己的设计思想,并采用有关的EDA设计软件综合出具体的硬件电路.经初步估算,最终由于采用可测性设计而增加的面积将不超过原芯片总面积的5﹪.

目录

文摘

英文文摘

说明

原创性声明及本论文使用授权说明

第一章绪论

1.1系统芯片SOC和IP核基本概念

1.1.1系统芯片SOC

1.1.2 IP核复用

1.2系统芯片SOC的测试挑战

1.3视频叠加技术的现状

1.4本论文的主要研究工作

1.5论文结构安排

第二章常用测试技术及可测性设计方法

2.1集成电路测试的基本概念

2.2扫描设计

2.2.1测试向量的施加

2.2.2扫描链的实现结构

2.2.3扫描链的实现方法

2.3内建自测试设计

2.4边界扫描技术

2.5本章小结

第三章基于核的视频叠加芯片设计

3.1 VAD-SOC视频叠加芯片概述

3.1.1存储器中信息的存储格式

3.2 VAD-SOC的系统设计

3.2.1系统的硬件设计

3.2.2系统的软件设计

3.3 VAD-SOC的芯片设计

3.3.1基于IP复用的数字IC的设计流程

3.3.2芯片的综合技术

3.3.3芯片的后端设计

3.4本章小结

第四章系统级芯片VAD-SOC可测性设计

4.1 IP核自身电路逻辑的测试

4.1.1面向FPGA的测试验证方法

4.1.2 IP核测试问题

4.2面向复用的测试结构设计

4.2.1VAD_SOC芯片的测试总线

4.2.2芯片级测试控制器设计

4.2.3采用测试总线结构的核在设计上一些特殊考虑

4.3本章小结

第五章SOC中嵌入式SRAM内建自测试技术

5.1 SOC设计中大、小存储器的应用

5.2内建自测试概述

5.2.1测试向量的生成策略

5.2.2测试响应分析的策略

5.2.3线性反馈移位器(LFSR)

5.3嵌入式SRAM的故障类型及其测试算法

5.3.1 SRAM的基本结构

5.3.2 SRAM的故障类型

5.3.3测试算法

5.4嵌入式SRAM的BIST电路硬件实现

5.4.1地址计数器电路

5.4.2测试数据产生逻辑电路

5.4.3响应分析逻辑电路

5.4.4 BIST控制逻辑

5.5小结

第六章结论和展望

6.1论文主要成果

6.2不足和展望

参考文献

作者在攻读硕士学位期间发表的论文

致 谢