机译:14nm节点逻辑和16nm半间距存储器件的接触层的极端紫外线工艺优化
机译:用于14nm技术节点的TiN硬掩模湿法去除工艺的工业挑战
机译:使用低于90 nm CMOS技术节点的潜在低成本前端工艺原位制造金属栅/高k介电栅叠层
机译:适用于14nm以下逻辑节点的共形金属栅极工艺技术
机译:ITRS 70和50NM技术节点的包含高K栅极电介质和金属栅电极的器件的制造和评估。
机译:栅堆叠结构和工艺缺陷对32 nm工艺节点PMOSFET中NBTI可靠性的高k介电依赖性的影响
机译:电荷陷阱晶体管(CTT):嵌入式完全逻辑兼容的多时可编程非易失性的非易失性存储器,用于高-$ k $-$-$-Metal-Gate CMOS技术