automatic test pattern generation; clocks; flip-flops; integrated circuit testing; clock disabling; flip-flops; pseudo-full scan architecture; test pattern generation; test vector sequence;
机译:使用零抑制决策图测试多种故障的功率降低和测试模式生成
机译:基于扫描禁用的BAST方案,可降低测试成本并降低测试功耗
机译:通过禁用扫描链技术减少测试数据量和测试应用时间
机译:测试模式生成和时钟禁用,以降低测试时间和功耗
机译:VLSI电路的测试模式生成和测试应用时间减少算法。
机译:使用大功率激光器和第四代光源在非Minkowski时空中测试量子力学
机译:基于ILP的基于NOC基于SOC的片上时钟的电动感知测试时间减少
机译:管道注入技术发展的放大测试和支持性研究:第7号专题报告,任务4.1:第一代数学模型预测的测试;专题报告第8号,任务4.2:测试第二代数学模型预测,管道注入测试设施,马斯金根河电厂,贝弗利,俄亥俄州