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Multiplexed Switch Box Architecture in Three-dimensional FPGAs to Reduce Silicon Area and Improve TSV Usage

机译：三维FPGA中的多路复用开关盒架构，以减少硅面积，提高TSV使用

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In this paper, we propose a multiplexed 3D-switch box architecture that, decreases the number of TSVs required for routing with a slight overhead in total wirelength. Our experimental results show that. the presented architecture reduces, the number of routing TSVs by about 48% in cost of less than 2% wirelength overhead.

机译：在本文中，我们提出了一种多路复用的3D-Switch盒体系结构，该架构可以减少路由所需的TSV的数量，以略微线的略微开销。我们的实验结果表明。呈现的架构减少了，路由TSV的数量径高约48％，成本低于2％的WireLength开销。

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来源
《Great lakes symposium on VLSI》|2012年||共4页
会议地点
作者
Marzieh Morshedzadeh; Ali Jahanian;
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作者单位

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会议组织
原文格式 PDF
正文语种
中图分类大规模集成电路、超大规模集成电路;
关键词
Multiplexing; Switch box; Three-dimensional FPGA;

机译：多路复用;开关盒;三维FPGA;
入库时间 2022-08-21 04:49:09

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