マルチドット単電子デバイスにおけるドットの三次元構造によるゲート容量の不均一化

摘要

ナノドットアレイを用いた単電子デバイス(Single-Electron Device:SED)は、多数の入出力端子を取り付けることが容易で、低消費電力・高機能な集積デバイスとして期待されている。しかし、ドットのサイズおよびトンネル距離の制御が難しく、デバイスの作製法の開拓が進hでいなかった。我々は、金属薄膜の成長初期における自己組織化による微粒子状態を、SEDの作製に利用する手法を確立した[1]。さらに、ドットアレイの上下にゲートを取り付けたSEDを作製し、電気特性を評価した。その結果、ドットの立体的な効果によりドット-ゲート間の電界が不均一となり、ドットに対するゲート容量比が、絶縁層膜厚比で分配されていないことが示唆された[2]。本研究では、実際に、電界シミュレーション（簡略化のため、2 次元シミュレーションを利用）によりドットの立体的な効果を確認した。