CMOS logic circuits; clock and data recovery circuits; flip-flops; CMOS process; amplitude variation reduction; background amplitude-locked loop; bit rate 25 Gbit/s; charge-steering-logic return-to-zero latch; clock and data recovery circuit; size 40 nm; time 2.26 ps; voltage 1.15 V; Capacitors; Clocks; Jitter; Latches; Resistance; Semiconductor device measurement; Voltage-controlled oscillators;
机译:具有旋转相位频率检测器的10 Gb / s低抖动单环路时钟和数据恢复电路
机译:具有双PFD相位旋转锁相环的1.5–5.0 Gb / s时钟和数据恢复电路
机译:使用无缝环路过渡方案且相位噪声降到最低的5.4 Gb / s时钟和数据恢复电路
机译:带有背景幅度锁定环的2×25 GB / s时钟和数据恢复
机译:时钟乘法器单元和时钟数据恢复电路,用于0.18mum CMOS中的10Gb / s宽带通信。
机译:Epstein-Barr病毒糖蛋白B(GB)的融合环和膜近侧区域可以在单独但单独替换但不组合时在单纯疱疹病毒1 GB的上下文中起作用
机译:用于PONS中的突发模式应用的25 GB / s的全数字时钟和数据恢复电路