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机译:使用无缝环路过渡方案且相位噪声降到最低的5.4 Gb / s时钟和数据恢复电路
Department of Electrical Engineering and Computer Science, Korea Advanced Institute of Science and Technology (KAIST), Daejeon, Korea;
Dual-loop architecture; clock and data recovery (CDR); phase noise;
机译:通过环路轨迹分析的PLL设计技术,将决策电路的相位裕量考虑在内,适用于超过10Gb / s的时钟和数据恢复电路
机译:具有改进的锁相环电路的40 Gb / s时钟和数据恢复模块
机译:具有改进的锁相环电路的40 Gb / s时钟和数据恢复模块
机译:采用无缝环路过渡方案的5.4 Gb / s时钟和数据恢复电路,不会降低相位噪声
机译:延迟触发器(DFF)的亚稳定性会影响时钟和数据恢复(CDR)以及锁相环(PLL)电路。
机译:严格建模自稳定的容错电路:片上系统的超鲁棒时钟方案
机译:1.5-5.0 GB / S时钟和数据恢复电路,具有双PFD相位旋转锁相环