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【24h】

Technology Scaling Effects on the ESD Design Parameters in Sub-100nm CMOS Transistors

机译:在10nm CMOS晶体管中对ESD设计参数的技术缩放效应

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摘要

A new phenomenon, reported in this paper for the first time, produces a dramatic reduction of the nMOS and pMOS triggering voltage (V{sub}(T1)) under ESD conditions for an ultra-scaled 90nm CMOS technology used in high performance applications. This V{sub}(T1) reduction is caused by the merging of pocket implants in short gate length transistors. This has a serious impact on the ESD sensitivity of output drivers, placing restrictions on the design of effective protection devices and burn-in voltage during product screening.
机译:在本文首次报道的新现象,在高性能应用中使用的超尺度90nm CMOS技术的ESD条件下,在ESD条件下产生了急剧减少的NMOS和PMOS触发电压(V {Sub}(T1))。该V {sub}(t1)减少是由短栅极长度晶体管中的袋植入物的合并引起的。这对输出驱动因素的ESD敏感性产生了严重影响,在产品筛选期间对有效保护装置的设计和燃烧电压进行限制。

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