首页> 外文会议>Electronic Components and Technology Conference, 2006. Proceedings. 56th >Rheological Characterization and Full 3D Mold Flow Simulation in Multi-Die Stack CSP of Chip Array Packaging

【24h】

Rheological Characterization and Full 3D Mold Flow Simulation in Multi-Die Stack CSP of Chip Array Packaging

机译：芯片阵列封装多管芯CSP中的流变特性和全3D模流仿真

获取原文

页面导航

摘要
著录项
相似文献
相关主题

摘要

not avaliable

机译：无法使用

著录项

来源
《Electronic Components and Technology Conference, 2006. Proceedings. 56th》|2006年|P.1029-1037|共9页
会议地点
作者
Min Woo Lee; Jin Young Khim; Min Yoo; Ji Young Chung; Choon Heung Lee;
展开▼
作者单位

展开▼
会议组织
原文格式 PDF
正文语种
中图分类工业技术;
关键词

相似文献

外文文献
中文文献
专利

1. Study of flow visualization in stacked-Chip Scale Packages (S-CSP) [J] . M. Khalil Abdullah, M.Z. Abdullah, S. Kamarudin, International Communications in Heat and Mass Transfer . 2007,第7期

机译：堆叠式芯片秤封装（S-CSP）中的流动可视化研究
2. Effect of stacking chips and inlet positions on void formation in the encapsulation of 3D stacked flip-chip package [J] . C.Y. Khor, M.Z. Abdullah, Z.M. Ariff, Letters in heat and mass transfer . 2012,第5期

机译：堆叠芯片和入口位置对3D堆叠倒装芯片封装封装中空隙形成的影响
3. INJECTION MOLDING SIMULATION OF 3D STACKED-CHIP ASSEMBLY PACKAGING WITH DIFFERENT ENTRANCES [J] . C.-M. Lin, T.-C. Lin, H.-M. Chu, Journal of Mechanics . 2007,第1期

机译：具有不同入口的3D堆叠芯片组装包装的注塑成型模拟
4. Rheological Characterization and Full 3D Mold Flow Simulation in Multi-Die Stack CSP of Chip Array Packaging [C] . Min Woo Lee, Jin Young Khim, Min Yoo, Electronic Components and Technology Conference . 2006

机译：芯片阵列封装多管芯CSP中的流变特性和全3d模具仿真
5. Vapor pressure prediction in reflow for stacked-chip packages by convection-diffusion model. [D] . Adams, Jeremy John. 2015

机译：对流扩散模型预测叠片式封装回流焊的蒸气压。
6. 3D-glass molds for facile production of complex droplet microfluidic chips [O] . Miguel Tovar, Thomas Weber, Sundar Hengoju, 2018

机译：3D玻璃模具可轻松生产复杂液滴微流控芯片
7. Modelling And Analysis Of Stacked-Chip Scale Packages (S-Csps) Encapsulation Process Using Finite Difference Method TK7874. K46 2007 f rb. [O] . Abdullah Muhammad Khalil 2006

机译：使用有限差分法TK7874的堆叠芯片级封装（S-Csps）封装过程的建模和分析。 K46 2007 f rb。
8. Update on JPL-led CSP/SIP activities (chip scale package/systems-in-a-package) [R] . Ghaffarian, R. 2001

机译：更新JpL主导的Csp / sIp活动（芯片级封装/系统级封装）

获取原文

客服邮箱：kefu@zhangqiaokeyan.com

京公网安备：11010802029741号 ICP备案号：京ICP备15016152号-6 六维联合信息科技 (北京) 有限公司©版权所有

客服微信
服务号