Clocks; Logic gates; Pins; Chip scale packaging; Optimization; Algorithm design and analysis;
机译:时钟树的后优化,用于在45 nm及以下技术节点中动态降低时钟树功率
机译:使用时钟分配网络的低功率时钟树综合分析
机译:动态时钟调度的高速低功耗时钟树综合
机译:提高低功耗时钟树设计时钟树效率
机译:用于低功耗IC设计的时钟树综合。
机译:橡树的内生节律性生长受内部时钟的调节而不是资源的可用性
机译:CCD的多级并行时钟,用于:提高电荷转移效率,清除持久性,计时防晕染,以及产生低噪声背景的泵浦