electrostatic discharge; protection; CMOS logic circuits; integrated circuit interconnections; integrated circuit metallisation; integrated circuit reliability; integrated circuit modelling; integrated circuit design; circuit CAD; logic CAD; ESD protection design; high-speed I/O interface; stub series terminated logic; salicided CMOS process; SSTL I/O buffer; clock; human-body-model ESD levels; HBM; MM; machine-model ESD levels; ESD performance; area-efficient I/O cell library; 400 MHz; 0.25 micron; 8 kV; 750 V; 1.8 V;
机译:采用0.50和0.25 / splμ/ m沟道长度CMOS技术的混合电压接口和多轨断开的电网环境中的ESD保护
机译:0.18- / splμm/ m SiGe BiCMOS工艺中用于ESD保护设计的低泄漏深沟道二极管的特性
机译:一种采用0.25- <式Formulatypetype =“ inline”>
机译:0.25μm自对准硅化物工艺中的存根串联终端逻辑(SSTL)的高速I / O接口的ESD保护设计
机译:CMOS技术中的宽带射频集成电路的设计和ESD保护。
机译:具有嵌入式PMOSFET的鲁棒和锁定的免疫LVTSCR器件用于28 nm CMOS过程中的ESD保护
机译:CmOs逻辑过程中基于多晶硅熔体的硅化物聚集的pROm元件
机译:电子光刻sTaR设计指南。第3部分:用于定制微处理器的马赛克晶体管阵列。第4部分:存储逻辑阵列,sLas用时钟CmOs实现