Department of Electronics and Communication Engineering, Guru Nanak Dev Engineering College, Ludhiana, India;
Department of Electronics and Communication Engineering, Guru Nanak Dev Engineering College, Ludhiana, India;
Logic gates; FinFETs; Leakage currents; Heterojunctions; Dielectrics; Silicon;
机译:双材料双层栅堆叠SON MOSFET:增强模拟性能的新型架构—第二部分:栅介电材料工程的影响
机译:TiN金属栅对膜应力的调制对应力工程的影响及其对金属栅/ High-k介电SOI FinFET器件特性的影响
机译:双材料栅极(DMG)SOI FinFET中的表面电势,阈值电压和亚阈值摆幅的3D分析建模
机译:Si / SiGe异质结对双栅极和双栅极介电材料Soi FinFET的影响
机译:将超薄(1.6-2.0 nm)RPECVD堆叠的氧化物/氮氧化物栅极电介质集成到双多晶硅栅极亚微米CMOSFET中。
机译:基于射频/模拟电路的非对称漏极扩展Dual-kk Trigate叠底FinFET
机译:金属栅极高k电介质对SOI TRI-GATE FinFET晶体管电学特性的影响
机译:Elza Gate site的铀残留放射性物质指南的推导