KIIT Univ., Bhubaneswar, India;
CMOS logic circuits; computer architecture; digital signal processing chips; low-power electronics; mathematics computing; multiplying circuits; performance evaluation; CMOS process technology; Cadence EDA tool; Urdhva Tiryakbhyam sutra; Vedic mathematics; digital signal processor; high speed computing; low power multiplier architectures; multiplier units; size 45 nm; word length 4 bit; word length 8 bit; Adders; Computer architecture; Delays; Logic gates; Power demand; Topology; Transistors; CMOS; High speed; Low power; U;
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机译:基于可逆逻辑的低功率,高速16×16 Vedic乘法机椭圆曲线加密系统的性能改进
机译:高速低功耗可逆吠陀乘法器和可逆除法器的设计
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机译:用于低功耗嵌入式计算板上激光焊接期间的实时缺陷检测的时空集合深度学习架构
机译:基于古印度吠陀数学的32位乘法器设计用于高速和低功率处理器
机译:用于高速计算的高密度低功耗RTD / HBT和RTD / HFET技术