一种基于预布局的时序优化方法

摘要

随着半导体工艺进入纳米阶段,集成电路规模越来越大,工作频率越来越高,时序收敛变得越来越困难,纯粹的依赖EDA工具无法将时序优化到最优.本文中的一种基于预布局的时序优化方法,是在布图规划阶段对关键的标准单元进行预布局,并针对存在的长路径手动插入缓冲器来优化时序.本文结合EDA工具将该方法应用于X微处理器芯片设计中,与直接使用工具自动优化相比,最坏用剩时间WNS优化了71.2％,总的用剩时间优化了79.4％,违反路径减少了45.8％,插入的缓冲器数减少了20.8％.