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HARDWARE COMPLEXITY REDUCTION TECHNIQUE FOR SUCCESSIVE CANCELLATION LIST DECODERS

机译:连续取消列表解码器的硬件复杂性减少技术

摘要

Present invention discloses a hardware complexity reduction method for successive cancellation list decoders (SCL). In path pruning stages of SCL decoding, L paths with smallest path metrics out of 2L candidate paths are chosen as surviving candidate paths as in conventional SCL algorithm. Moreover, the path indexes of L surviving candidate paths are provided in a sorted manner according to the indexes at the output of a sorter module. After path pruning, instead of L-to-1 multiplexers, (L/2+1)-to-1 multiplexers are deployed to perform copying operations of any required elements stored in dedicated registers of paths.
机译:本发明公开了一种连续消除列表解码器(SCL)的硬件复杂性降低方法。 在SCL解码的路径修剪阶段中,选择具有2L候选路径的最小路径测量的L路径作为常规SCL算法中的候选候选路径。 此外,L潜存候选路径的路径索引以根据分拣机模块的输出处的索引以分类方式提供。 路径修剪后,代替L-TO-1多路复用器(L / 2 + 1)-1-1多路复用器被部署以执行存储在路径的专用寄存器中的任何所需元素的复制操作。

著录项

  • 公开/公告号EP3884581A1

    专利类型

  • 公开/公告日2021-09-29

    原文格式PDF

  • 申请/专利号EP20180829521

  • 发明设计人 DIZDAR ONUR;

    申请日2018-11-23

  • 分类号H03M13/13;

  • 国家 EP

  • 入库时间 2024-06-14 22:08:33

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