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Structure and process for reducing the on-resistance of MOS-gated power devices

机译:用于降低MOS门控功率器件的导通电阻的结构和过程

摘要

A VDMOS structure with an added n- doping component, and a LOCOS oxide self-aligned to it, at tie surface extension of the drain. The additional shallow n- component permits the body diffusion to be heavier, and hence reduces the risk of latchup.
机译:一种VDMOS结构,在漏极的结表面延伸处具有添加的n掺杂成分以及与之自对准的LOCOS氧化物。附加的浅n成分使物体扩散更重,因此降低了闭锁的风险。

著录项

  • 公开/公告号US6046473A

    专利类型

  • 公开/公告日2000-04-04

    原文格式PDF

  • 申请/专利权人 STMICROELECTRONICS INC.;

    申请/专利号US19970905754

  • 发明设计人 RICHARD A. BLANCHARD;

    申请日1997-08-04

  • 分类号H01L29/76;

  • 国家 US

  • 入库时间 2022-08-22 01:37:26

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