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Cache controller, method for controlling the cache controller, and computing system comprising the same

机译:高速缓存控制器,用于控制高速缓存控制器的方法以及包括该高速缓存控制器的计算系统

摘要

A cache controller, a method for controlling the cache controller, and a computing system comprising the same are provided. The computer system comprises a processor and a cache controller. The cache controller is electrically connected to the processor and comprises a first port, a second port, and at least one cache. The first port is configured to receive an address of a content, wherein a type of the content is one of instruction and data. The second port is configured to receive an information bit corresponding to the content, wherein the information bit indicates the type of the content. The at least one cache comprises at least one cache lines. Each of the cache lines comprises a content field and corresponding to an information field. The content and the information bit is stored in the content field of one of the cache lines and the corresponding information field respectively according to the information bit and the address. Thereby, instruction and data are separated in a unified cache.
机译:提供了一种高速缓存控制器,用于控制该高速缓存控制器的方法以及包括该高速缓存控制器的计算系统。该计算机系统包括处理器和高速缓存控制器。高速缓存控制器电连接到处理器,并且包括第一端口,第二端口和至少一个高速缓存。第一端口被配置为接收内容的地址,其中,内容的类型是指令和数据之一。第二端口被配置为接收与内容相对应的信息比特,其中该信息比特指示内容的类型。至少一高速缓存包括至少一高速缓存行。每个高速缓存行包括一个内容字段并且对应于一个信息字段。根据信息位和地址,将内容和信息位分别存储在高速缓存行之一的内容字段和相应的信息字段中。从而,指令和数据在统一缓存中分离。

著录项

  • 公开/公告号US8489814B2

    专利类型

  • 公开/公告日2013-07-16

    原文格式PDF

  • 申请/专利权人 PO-HUNG CHEN;CHANG-HSIEN TAI;

    申请/专利号US20090489795

  • 发明设计人 CHANG-HSIEN TAI;PO-HUNG CHEN;

    申请日2009-06-23

  • 分类号G06F12/00;G06F13/00;

  • 国家 US

  • 入库时间 2022-08-21 16:46:19

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