延迟锁相环电路及调整输出时钟信号相位的方法

摘要

本发明公开了一种延迟锁相环DLL电路及调整输出时钟信号相位的方法，该电路包括基本DLL电路、延迟线二和运算单元，其中，基本DLL电路，用于对输入时钟信号锁定后，发送调整信号给运算单元；运算单元，用于接收延迟控制字和基本DLL电路发送的调整信号，进行运算，得到延迟线控制信号，发送给延迟线二，延迟控制字用于控制输出时钟信号和输入时钟信号的相位差；延迟线二，用于根据从运算单元接收的延迟线控制信号，对输入时钟信号进行相位调整，得到输出时钟信号。本发明提供的电路及方法可以根据所传输数据的采样需要，经过延迟调整锁定输入时钟信号后，输出时钟信号和输入时钟信号的相位差为任意值。