一种高速可编程分频器及分频器集成电路

摘要

本发明适用于数字电路设计领域，提供了一种高速可编程分频器及分频器集成电路，所述分频器包括高速与门和高速锁存器，所述高速与门用于对所述高速锁存器输出的数据信号和/或外部控制信号进行与逻辑处理，所述高速锁存器在所述高速与门输出信号的控制下用于对频率信号进行分频，所述高速与门与所述高速锁存器物理独立。本发明通过由相互物理独立的高速与门和高速锁存器分别实现分频器中的数字逻辑处理和分频处理，高速与门和高速锁存器各自独立地作为差分信号的负载，即可实现差分信号的负载对称，从而可以减少分频器内的共模干扰和工艺误差，使分频器自身电路的稳定性得到增强。