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安排处理器中的暂存器以模拟部分堆叠的装置及方法

摘要

本发明有关在一处理器中模拟一部分堆叠的方法及装置。本发明的特定实施例通过安排复数个处理器的暂存器以储存欲模拟的堆叠的顶端部分内容。其中,通过安排一用以指向一目前的堆叠顶端的暂存器的指标,相关的数据将被安排于这些复数个暂存器中。当数据被从堆叠推入或推出时,堆叠顶端的指标之值亦将随着递增或递减。本发明提供暂存式处理器中模拟堆叠式操作的装置架构与方法,可以达到减少暂存器间的传送操作,进而进一步提升效率。

著录项

  • 公开/公告号CN100527074C

    专利类型发明授权

  • 公开/公告日2009-08-12

    原文格式PDF

  • 申请/专利权人 威盛电子股份有限公司;

    申请/专利号CN200510065556.X

  • 发明设计人 查理斯·F·雪洛;

    申请日2005-04-15

  • 分类号

  • 代理机构中原信达知识产权代理有限责任公司;

  • 代理人文琦

  • 地址 台湾省台北县新店市中正路533号8楼

  • 入库时间 2022-08-23 09:02:57

法律信息

  • 法律状态公告日

    法律状态信息

    法律状态

  • 2009-08-12

    授权

    授权

  • 2005-11-23

    实质审查的生效

    实质审查的生效

  • 2005-09-28

    公开

    公开

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