一种基于4位相邻和3位突发纠错码的SRAM存储器抗辐射加固方法及存储器系统

摘要

本发明涉及抗辐射加固电路领域，具体涉及一种基于4位相邻和3位突发纠错码的SRAM存储器抗辐射加固方法及存储器系统，本发明为了解决现有技术的编码电路复杂、难以保证存储器可靠性的缺点，而提出一种基于4位相邻和3位突发纠错码的SRAM存储器加固方法及存储器系统。首先规定设计规则，然后基于传统的递归回溯算法，开发了具有权重限制功能和搜索状态记忆的新算法来查找符合这些规则的编码的矩阵。利用该算法找到了16、32和64位数据位的四位相邻纠错码的矩阵。最后根据提出的编码矩阵利用硬件描述语言实现编码器与解码器电路，完成对存储器的加固设计。本发明中的编码在实现纠正能力扩展的同时具有中等面积和延迟开销。本发明适用于SRAM存储器的加固。