用于电路设计中的静态时序分析的方法和系统

摘要

本公开内容涉及用于电路设计中的静态时序分析的方法和系统。在一个实施例中，公开了一种用于在电路设计的静态时序分析中计算路径延迟的方法，包括：确定所述电路设计的路径中的第一器件与第二器件的连接关系；基于所述连接关系生成与所述第一器件和所述第二器件相关联的延迟约束，所述延迟约束规定所述第一器件的第一器件延迟与所述第二器件的第二器件延迟之间的相关性；以及使用符合延迟约束的所述第一器件延迟和所述第二器件延迟来计算所述路径的路径延迟。还描述了相应的系统。