一种基于集成电路层次化设计的时序后仿真方法

摘要

本发明公开了一种基于集成电路层次化设计的时序后仿真方法，通过调用已完成设计和时序仿真验证的模块A完成设计B，所述设计B为顶层设计或模块A的上一层设计；包括以下步骤：S1.导出设计B中模块A内部输入输出端口路径的延时信息；S2.在模块A的寄存器传输级电路源码设计的输入输出端口处添加所述设计B中模块A内部输入输出端口路径的延时信息；S3.读入设计B的网表和延时反标文件，将网表中的模块A用添加了设计B中模块A内部输入输出端口路径的延时信息的寄存器传输级电路源码设计表征，编译并启动设计B的时序后仿真测试。该方法可以有效地减少时序后仿真的资源占用和仿真时间，从而提高了仿真效率和节约设计成本。