一种全数字逐次逼近寄存器式快速锁定延时锁定环

摘要

本发明公开了一种全数字逐次逼近寄存器式快速锁定延时锁定环，电路结构的创新之处在于采用可复位数控延时链将输入时钟与控制器工作时钟之间的分频比降低至1，同时采用2‑b逐次逼近寄存器算法将搜索循环次数降低50%，从而达到快速锁定的目的。本发明的电路包括前置电路、数控延时链、相位合成电路、2‑b逐次逼近寄存器控制器、相位判断电路和复位脉冲产生电路。实验证明本发明电路可锁定频率范围为100MHz至400MHz，锁定时间为5个时钟周期，锁定后输出50%占空比的时钟信号并且彻底避免了谐波锁定的发生。