一种基于延时的双轨预充逻辑触发器

摘要

本发明公开一种基于延时的双轨预充逻辑触发器，包括第一级数据转换器、第二级主锁存器以及第三级从锁存器，所述第一级数据转换器将基于延时的双轨预充逻辑信号DDPL转换为基于灵敏放大器的逻辑信号SABL，所述第二级主锁存器对所述基于灵敏放大器的逻辑信号SABL的延时信号进行采集和锁存；所述第三级从锁存器对所述第二级主锁存器输出信号的延时信号进行采集并锁存。对于本发明中第一级数据转换器单独仿真，相对于现有技术的结构，延时缩短了49％，能识别的最小延时缩小到小于0.1ps；对于本发明中第二级主锁存器单独仿真，相对于现有技术的结构，延时最大缩短38.4％；另外本发明的触发器在速度、功耗、功耗平衡性方面相对于现有技术中的触发器都有了较大的提高。