一种带防出错机制的鉴相倍频逻辑电路

摘要

本发明公开了一种带防出错机制的鉴相倍频逻辑电路，包括鉴相倍频模块、鉴相信号滤波模块和倍频信号调理模块，鉴相倍频模块包括五个D触发器，三个异或门，一个非门；鉴相信号滤波模块包括三个D触发器，三个与非门，一个异或门，该模块的输入端分别接收初始鉴相信号，时钟信号及复位信号，输出鉴相信号；倍频信号调理模块包括六个D触发器，该模块的输入端分别接收初始倍频信号、时钟信号及复位信号，输出倍频信号。本发明将初始倍频信号反向后作为鉴相信号时钟输入，有效解决D触发器错误触发问题；在鉴相倍频模块基础上结合滤波模块和调理模块，有效解决了精准信号通过鉴相倍频模块后引起的信号毛刺、时间延迟及未启动电路时不正确输出的问题。