一种CMOS的logic芯片输出端的结构及封装结构

摘要

本实用新型涉及一种CMOS的logic芯片输出端的结构及封装结构，包括：缓冲电路，所述缓冲电路包括：第一P型晶体管和第一N型晶体管；所述第一P型晶体管的栅极、所述第一N型晶体管的栅极与所述信号输出端连接，所述第一P型晶体管的源级与正电源连接，所述第一P型晶体管的漏极和所述第一N型晶体管的漏极与所述焊盘连接，所述第一N型晶体管的源级接地线。本实用新型的CMOS的logic芯片输出端的结构，通过设于芯片输出端与焊盘之间的缓冲电路，有效地防止由焊盘进入的静电直接进入芯片，避免了静电对芯片的损坏，即该缓冲电路合理的利用了芯片的面积，不需要在芯片外围增加额外的ESD泄放电路、额外的SAB光罩，使芯片在使用过程中节约了成本。

说明书

技术领域

本实用新型涉及集成电路领域，更具体地说，涉及一种CMOS的logic芯片输出端的结构及封装结构。

背景技术

如今大部分的芯片都带有逻辑输出，在电路中起到计算、控制等作用。随着摩尔定律的进一步缩小，器件尺寸越来越小、结深越来越浅，静电击穿越来越容易。在芯片设计的过程中，如果不能有效的解决静电击穿的问题，逻辑输出端就会受到静电损伤，从而导致整个电路系统故障。目前主流的防静电设计有两种：一种是在芯片的输出端增加两级的ESD(静电释放)泄放电路，一种是在输出管的漏端增加SAB(硅化物)光罩来提高抗静电能力，但这两种设计往往会增加成本。

实用新型内容

本实用新型要解决的技术问题在于，针对现有技术的上述缺陷，提出一种CMOS的logic芯片输出端的结构及封装结构。

本实用新型解决其技术问题所采用的技术方案是：提出一种CMOS的logic芯片输出端的结构，包括：缓冲电路，所述缓冲电路包括：第一P型晶体管和第一N型晶体管；

所述第一P型晶体管的栅极、所述第一N型晶体管的栅极与所述信号输出端连接，所述第一P型晶体管的源级与正电源连接，所述第一P型晶体管的漏极和所述第一N型晶体管的漏极与所述焊盘连接，所述第一N型晶体管的源级接地线。

在一些实施例中，所述缓冲电路还包括：第二P型晶体管和第二N型晶体管；

所述第二P型晶体管的栅极与源级短接后连接正电源，所述第二P型晶体管的漏极与所述第一P型晶体管的漏极、所述第一N型晶体管的漏极及所述焊盘连接；

所述第二N型晶体管的栅极与源级短接后接地线，所述第二N型晶体管的漏极与所述第一P型晶体管的漏极、所述第一N型晶体管的漏极、所述第二P型晶体管的漏极及所述焊盘连接。

在一些实施例中，所述正电源与所述芯片的电源连接，所述地线与所述芯片的地线连接。

本实用新型还提供一种封装结构，其特征在于，包括：如上任一项所述的CMOS的logic芯片输出端的结构。

本实用新型的CMOS的logic芯片输出端的结构，通过设于芯片输出端与焊盘之间的缓冲电路，有效地防止由焊盘进入的静电直接进入芯片，避免了静电对芯片的损坏，即该缓冲电路合理的利用了芯片的面积，不需要在芯片外围增加额外的ESD泄放电路、额外的SAB光罩，使芯片在使用过程中节约了成本。

附图说明

下面将结合附图及实施例对本实用新型作进一步说明，附图中：

图1是本实用新型的CMOS的logic芯片输出端的结构的设计版图；

图2是本实用新型的CMOS的logic芯片输出端的结构的电路图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

如图2所示，本实用新型的CMOS(互补金属氧化物半导体)的logic(逻辑)芯片输出端的结构包括：缓冲电路100，该缓冲电路100的输入端连接芯片200的信号输出端，缓冲电路100的输出端连接焊盘300。在本实用新型中，芯片200的逻辑输出端连接缓冲电路100后接到焊盘300，而不是直接与焊盘300连接，当静电从焊盘300进入时，芯片200内部的ESD泄放电路开启会存在一定的延迟，此时，该缓冲电路100可以有效的避免静电进入芯片200损坏芯片200内部结构。同时，该缓冲电路100设于芯片200输出端与焊盘300之间，即该缓冲电路100合理的利用了芯片100的面积，不需要在芯片外围增加额外的ESD泄放电路、额外的SAB光罩，使芯片在使用过程中节约了成本。

可以理解地，本实用新型中的芯片100包括但不限于数字芯片，该芯片100不带封装。

进一步地，在一些实施例中，缓冲电路100包括：第一P型晶体管Q1和第一N型晶体管Q2。

具体地，第一P型晶体管Q1的栅极、第一N型晶体管Q2的栅极与信号输出端连接，第一P型晶体管Q1的源级与正电源VDD连接，第一P型晶体管Q1的漏极和第一N型晶体管Q2的漏极与焊盘300连接，第一N型晶体管Q2的源级接地线VSS。

其中，第一P型晶体管Q1的漏极串联了寄生电阻R1，第一N型晶体管Q2的漏极串联了一个寄生电阻R2，即寄生电阻R1串联于电源和焊盘300之间，寄生电阻R2串联于地线VSS和焊盘300之间。当静电从焊盘300进入芯片200时，首先经过缓冲电路100的缓冲后进入芯片200内部。具体地，正静电由焊盘300进入后，经过寄生电阻R2后与地线VSS连接泄放；当负静电由焊盘300进入后，经过寄生电阻R1后进入正电源VDD。

进一步地，在一些实施例中，缓冲电路100还包括：第二P型晶体管Q3和第二N型晶体管Q4。

具体地，第二P型晶体管Q3的栅极与源级短接后连接正电源VDD，第二P型晶体管Q3的漏极与第一P型晶体管Q1的漏极、第一N型晶体管Q2的漏极及焊盘300连接；第二N型晶体管Q4的栅极与源级短接后接地线VSS，第二N型晶体管Q4的漏极与第一P型晶体管Q1的漏极、第一N型晶体管Q2的漏极、第二P型晶体管Q3的漏极及焊盘300连接。

可以理解地，栅源短接的晶体管相当于一个二极管，具有正向导通性。其中，第二P型晶体管Q3的漏极相当于二极管的正极，源级相当于负极；第二N型晶体管Q4的漏极相当于二极管的正极，源级相当于负极。当正静电由焊盘300进入后，经过第二N型晶体管Q4后与地线VSS连接，进行静电泄放；当负静电由焊盘300进入后，经过寄生电阻R1后进入正电源VDD。

进一步地，在一些实施例中，正电源VDD与芯片200的电源连接，地线VSS与芯片200的地线VSS连接。如图1所示，IN端为缓冲电路100的输入端，也是芯片200的信号输出端，OUT端为缓冲电路100的输出端，直接与焊盘300连接，VDD端同时是缓冲电路100和芯片200的电源端，VSS同时是缓冲电路100和芯片200的接地端，该缓冲电路100合理地利用芯片200面积，节约了芯片使用时所需的ESD防护成本。

本实用新型的CMOS的logic芯片输出端的结构，通过设于芯片200输出端与焊盘300之间的缓冲电路100，有效地防止由焊盘300进入的静电直接进入芯片200，避免了静电对芯片200的损坏，该缓冲电路100合理的利用了芯片100的面积，不需要在芯片外围增加额外的ESD泄放电路、额外的SAB光罩，使芯片在使用过程中节约了成本。

具体工作原理为：当静电表现为正静电时，静电首先经过第二N型晶体管Q4进行对地泄放，然后经过第一N型晶体管Q2继续对地泄放；当静电表现为负静电时，静电首先通过第二P型晶体管Q3进入正电源VDD，然后经过第一P型晶体管Q1进入正电源VDD。

可以理解地，该输出结构所涉及的晶体管以及芯片200均采用COMS工艺制成。

本实用新型还提供一种封装结构，包括本实用新型实施例公开的CMOS的logic芯片输出端的结构。

以上实施例只为说明本实用新型的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本实用新型的内容并据此实施，并不能限制本实用新型的保护范围。凡跟本实用新型权利要求范围所做的均等变化与修饰，均应属于本实用新型权利要求的涵盖范围。

应当理解的是，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，而所有这些改进和变换都应属于本实用新型所附权利要求的保护范围。