粗粒度可重构阵列三维集成电路的容错芯片叠层结构、控制方法及三维集成电路

摘要

本发明公开了一种粗粒度可重构阵列三维集成电路的容错芯片叠层结构、控制方法及三维集成电路。所述容错芯片叠层结构包括若干个PE块，PE块中包含工作PE单元和冗余PE单元，每个PE块根据工作PE单元的规模决定配备的冗余PE单元数量；输入信号通过多路选择器连接到工作PE单元和冗余PE单元，PE单元的输出连接到多路选择器，通过多路选择器输出信号。所述结构能够将失效工作PE单元的信号路由至冗余PE单元上，从而保证芯片的正常工作，大大提高了粗粒度可重构阵列三维集成电路的良率，降低其制造成本，提高其可靠性。

说明书

技术领域

本发明涉及半导体芯片技术领域，尤其涉及一种粗粒度可重构阵列三维集成电路的容错芯片叠层结构、控制方法及其三维集成电路。

背景技术

粗粒度可重构阵列集成电路具有比专用集成电路更高的灵活性，常用于计算密集型的应用。在后摩尔时代，半导体集成电路受到晶体管尺寸、成本效益等方面的限制，为突破这些限制，三维集成电路（3D IC）技术应运而生。粗粒度可重构阵列集成电路采用三维集成电路技术，通过将小规模电路通过芯片堆叠集成为大规模粗粒度可重构电路，相比采用专用集成电路技术设计的粗粒度可重构阵列集成电路而言，采用3D IC技术的粗粒度可重构阵列集成电路面积更小、成本更低。

粗粒度可重构阵列三维集成电路（3D IC）通过硅通孔（Through Silicon Via，TSV）将多层处理单元（Process Element，PE）堆叠集成，垂直分布在堆叠层间的硅通孔代替了二维集成电路的长互连线，使得不同叠层的PE间互连线长度大大缩短，从而降低3D IC的延迟、功耗，提高3D IC的性能。图1给出了粗粒度可重构阵列三维集成电路的示例，示例中芯片包含第一芯片叠层和第二芯片叠层，实际设计中芯片可能包含2个或者更多的芯片叠层。第一芯片叠层与第二芯片叠层间配置了多个硅通孔结构用于PE单元间的数据交互。

但是，在粗粒度可重构阵列3D IC制造和使用过程中，可能会造成部分PE的缺陷或故障，且带有缺陷的PE在芯片使用过程中极有可能会快速失效，如果没有相应的容错结构和方法，那么部分PE的失效将导致整个粗粒度可重构阵列3D IC的失效。

发明内容

本发明所要解决的技术问题是如何提供一种能够提高粗粒度可重构阵列三维集成电路的良率和可靠性，降低三维集成电路的制造成本的容错芯片叠层结构。

为解决上述技术问题，本发明所采取的技术方案是：一种粗粒度可重构阵列三维集成电路的容错芯片叠层结构，包括：PE块、输入控制多路选择器、输出控制多路选择器以及容错控制模块，所述PE块包括若干个工作PE单元和若干个冗余PE单元，

输入控制多路选择器的输入端口连接输入信号，输入控制多路选择器的选择信号输入端口与所述容错控制模块的选择信号输出端连接，输入控制多路选择器的输出端口与工作PE单元和冗余PE单元的输入端连接；

输出控制多路选择器的输入端口与工作PE单元和冗余PE单元的输出端连接，所述输出控制多路选择器的选择信号输入端口与容错控制模块的选择信号输出端连接，输出控制多路选择器的输出端连接TSV；

所述容错控制模块通过控制所述输入控制多路选择器以及输出控制多路选择器，使得失效的工作PE单元被冗余PE单元替换。

进一步的技术方案在于：所述输入控制多路选择器用于路由工作或冗余PE单元的输入信号，输入端口连接工作PE单元的输入信号，选择信号端口连接容错控制模块的选择信号输出端口，输出端口连接对应的工作或冗余PE单元的输入端口；通过容错控制模块控制输入控制多路选择器的选择信号来控制输入信号的传输路径，断开失效工作PE单元与输入信号的连接，并将该输入信号路由至冗余PE单元。

所述输出控制多路选择器用于路由工作或冗余PE单元的输出信号，输入端口连接工作或冗余PE单元的输出端口，选择信号端口连接容错控制模块的选择信号输出端口，输出端口连接对应的TSV；通过容错控制模块控制输出控制多路选择器的选择信号来控制输出信号的传输路径，断开失效PE单元输出端口与输出信号的连接，并将冗余PE单元的输出端口与输出信号相连接。

进一步的技术方案在于：所述容错控制模块包括非易失存储单元，失效PE单元检测模块，输入输出容错模块；所述失效PE单元检测模块用于失效工作PE单元的检测和标记，包括PE单元输入信号输入端口、PE单元输出信号输入端口、地址端口（ADDR）、数据端口（DATA）和读写使能端口（WR）；PE单元输入信号输入端口与所述PE单元输入信号连接，PE单元输出信号输入端口与所述PE单元输出信号连接，地址端口、数据端口以及读写使能端口分别与非易失存储单元的地址端口、数据端口以及读写使能端口相连接；所述失效PE单元检测模块通过检测工作PE单元的输入信号和输出信号，判定该工作PE单元是否为失效PE单元，若该工作PE单元输入信号后并没有输出信号，则判定该工作PE单元已失效，并将该工作PE单元的失效信息写入非易失存储模块中的对应比特位，即将对应比特位写为0；

所述非易失存储单元用于存储工作PE单元的状态，包括数据端口、地址端口和读写使能端口，与输入输出容错模块以及失效PE单元检测模块相连接；1比特位记录一个工作PE单元的状态信息，该比特位为1表示该工作PE单元正常，为0表示该工作PE单元已失效；所述容错控制模块根据非易失存储单元存储的工作PE单元状态信息来识别失效的工作PE单元，并通过产生对应多路选择器的选择信号，断开连接到失效工作PE单元的信号，并将断开的信号连接到冗余PE单元；

所述输入输出容错模块包括选择信号输出端口、地址端口、数据端口和读写使能端口，选择信号输出端口与输入控制多路选择器以及输出控制多路选择器相的选择信号输入端口相连接，地址端口、数据端口、读写使能端口分别与非易失存储单元的地址端口、数据端口以及读写使能端口相连接；输入输出容错模块基于非易失存储单元存储的工作PE单元状态信息来控制信号的传输路径，即断开连接到失效工作PE单元的信号，并将断开的信号连接到冗余PE单元。

进一步的技术方案在于：所述输入输出容错模块包括PE状态信息读取单元、判决单元和输出单元，PE状态信息读取单元与判决单元双向连接，PE状态信息读取单元与非易失存储单元的地址端口（ADDR）、数据端口（DATA）和读写使能端口（WR）连接，判决单元与输出单元双向连接，输出单元与输入控制多路选择器以及输出控制多路选择器连接；PE状态信息读取单元实时读取非易失存储单元中存储的工作PE单元状态信息，判决单元根据PE状态信息读取单元读取的工作PE状态信息识别失效的工作PE单元，输出单元根据判决单元识别的失效工作PE单元产生多路选择器的选择信号并输出到多路选择器，然后多路选择器将失效的工作PE单元连接的输入输出信号路由至冗余PE单元，以达到容错失效PE单元的目的。

进一步的技术方案在于：所述叠层结构包括三个PE块，每个所述PE块包括三个工作PE单元和一个冗余PE单元，冗余PE单元放置在PE块的前侧或后侧，每个PE块中，输入信号IN_1连接二路选择器MUX1的2号端口以及二路选择器MUX2的1号端口，输入信号IN_2连接二路选择器MUX2的1号端口以及二路选择器MUX3的1号端口，输入信号IN_3连接二路选择器MUX3的2号端口以及二路选择器MUX4的1号端口；二路选择器MUX1的输出端口连接工作PE1单元的输入端口，二路选择器MUX2的输出端口连接工作PE2单元的输入端口，二路选择器MUX3的输出端口连接工作PE3单元的输入端口，二路选择器MUX4的输出端口连接冗余R_PE1单元的输入端口；工作PE1单元的输出端口连接二路选择器MUX5的1号端口，工作PE2单元的输出端口连接二路选择器MUX5的2号端口和二路选择器MUX6的1号端口，工作PE3单元的输出端口连接二路选择器MUX6的2号端口和二路选择器MUX7的1号端口，冗余R_PE1单元的输出端口连接二路选择器MUX7的2号端口；二路选择器MUX5的输出端口作为输出信号OUT_1连接第一个TSV，二路选择器MUX6的输出端口作为输出信号OUT_2连接第二个TSV，二路选择器MUX7的输出端口作为输出信号OUT_3连接第三个TSV；所有二路选择器的选择信号和所有PE单元的输入输出信号都与容错控制模块的选择信号输出端连接。

进一步的技术方案在于：所述叠层结构包括三个PE块，每个所述PE块包括三个工作PE单元和一个冗余PE单元，冗余PE单元放置在PE块的前侧或后侧，输入信号IN_1分为两路，第一路连接工作PE1单元的信号输入端，第一路与四路选择器MUX1的1号输入端口连接；输入信号IN_2分为两路，第一路连接工作PE2单元的信号输入端，第二路连接四路选择器MUX1的2号输入端口；输入信号IN_3分为两路，第一路连接工作PE3单元的信号输入端，第二路与四路选择器MUX1的3号输入端口连接；四路选择器MUX1的输出端口连接至冗余R_PE单元；工作PE1单元的输出信号连接至二路选择器MUX2的1号输入端口，工作PE2单元的输出信号连接至二路选择器MUX3的1号输入端口，工作PE3单元的输出信号连接至二路选择器MUX4的1号输入端口，冗余R_PE单元的输出信号分别连接至二路选择器MUX2、二路选择器MUX3、二路选择器MUX4的2号端口；所述选择器的选择信号输入端与至容错控制模块的选择信号输出端连接；

工作PE1单元失效后，容错控制模块生成相应的选择器的选择信号，四路选择器MUX1的选择信号为00，将输入信号IN_1连接至冗余R_PE单元，二路选择器MUX2的选择信号为1，断开工作PE1单元输出端口与输出信号OUT_1的连接，将冗余R_PE单元的输出端口连接至输出信号OUT_1。

本发明还公开了一种粗粒度可重构阵列三维集成电路的容错芯片叠层结构的控制方法：当PE块中未出现失效工作PE单元时，该PE块正常工作，二路选择器MUX1选择信号为0，二路选择器MUX5选择信号为1，此时，输入信号IN_1经二路选择器MUX1输入到工作PE1单元，工作PE1单元输出信号经二路选择器MUX5输出OUT_1信号到第一个TSV；二路选择器MUX2选择信号为1，二路选择器MUX6选择信号为0，此时输入信号IN_2经二路选择器MUX2输入到工作PE2单元，工作PE2单元输出信号经二路选择器MUX6输出信号OUT_2到第二个TVS；二路选择器MUX3选择信号为1，二路选择器MUX7选择信号为0，此时输入信号IN_3经二路选择器MUX3输入到工作PE3单元，工作PE3单元输出信号经二路选择器MUX7输出信号OUT_3到第三个TVS；二路选择器MUX4选择信号为0，表示冗余R_PE1单元无输入输出信号，处于闲置状态；

当工作PE1单元由于某种原因出现故障并失效时，容错控制模块的失效PE单元检测模块检测到该工作PE1单元输入信号后无输出信号，则失效PE单元检测模块将该工作PE1单元判定为失效PE单元，并将失效信息写入非易失存储单元中，将工作PE1单元对应的比特位改为0；随后容错控制模块的输入输出容错模块读取到非易失存储单元中该工作PE1单元对应的比特位为0，判决单元则判定该工作PE1单元为失效工作PE单元，并将判定结果传递给输入输出容错模块的输出单元，输出单元根据判定结果产生二路选择器的选择信号，将工作PE1单元的输入信号路由至冗余R_PE单元。

进一步的技术方案在于：在失效PE单元检测到工作PE1单元失效后，通过修改非易失存储单元中工作PE1单元对应的比特位信息来对其进行标记，随后输入输出容错模块识别到工作PE1单元的失效信息，并根据该信息生成二路选择器的选择信号；

二路选择器MUX1的选择信号改为0，二路选择器MUX5的选择信号改为1，分别断开工作PE1单元与输入信号IN_1、工作PE1单元与输出信号OUT_1的连接；

二路选择器MUX2的选择信号改为0，二路选择器MUX6的选择信号改为1，分别断开工作PE2单元与输入信号IN_2、工作PE2单元与输出信号OUT_2的连接，同时输入信号IN_1连接至工作PE2单元，工作PE2单元的输出连接输出信号OUT_1；

二路选择器MUX3的选择信号改为0，二路选择器MUX7的选择信号改为1，分别断开工作PE3单元与输入信号IN_3、工作PE3单元与输出信号OUT_3的连接，同时输入信号IN_2连接至工作PE3单元，工作PE3单元的输出连接至输出信号OUT_2；

二路选择器MUX4的选择信号改为1，输入信号IN_3连接至冗余R_PE1单元，冗余R_PE1单元的输出连接至输出信号OUT_3。

进一步的技术方案在于：当工作PE3单元失效后，容错控制模块检测并标记该失效工作PE单元，由于工作PE3单元与冗余R_PE1单元相邻，可直接将经过工作PE3单元的信号路由至冗余R_PE1单元；容错控制模块根据识别的失效PE单元信息，生成二路选择器的选择信号，二路选择器MUX3选择信号改为0，二路选择器MUX7选择信号改为1，分别断开工作PE3单元与输入信号IN_3、工作PE3单元与输出信号OUT_3的连接，二路选择器MUX4选择信号改为1，输入信号IN_3连接至冗余R_PE1单元，冗余R_PE1单元的输出连接至输出信号OUT_3。

本发明还公开了一种粗粒度可重构阵列三维集成电路，包括两个以上的所述的容错芯片叠层结构，两个容错芯片叠层结构之间通过若干根TSV（硅通孔）连接到一起，实现芯片的堆叠集成。

采用上述技术方案所产生的有益效果在于：所述容错芯片叠层结构中每个PE块配备一个或多个冗余PE单元，若所述PE块中出现失效PE单元，则将所述失效PE单元的信号路由到冗余PE单元。通过设置冗余PE单元的方法，在出现失效PE单元时，能够保证粗粒度可重构阵列三维集成电路的正常使用，解决失效PE单元导致整个粗粒度可重构阵列三维集成电路失效的问题，从而提高粗粒度可重构阵列三维集成电路的良率和可靠性，降低了三维集成电路的制造成本。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明。

图1是现有技术中常规粗粒度可重构阵列三维集成电路结构示意图；

图2是依照本发明实施例说明一种粗粒度可重构阵列三维集成电路的示意图；

图3A是图2中容错芯片叠层结构的俯视示意图；

图3B是图2中容错芯片叠层结构的原理框图；

图4是容错芯片叠层结构中的容错控制模块的原理框图；

图5是容错芯片叠层结构中PE单元失效后，失效PE单元检测模块功能示意图；

图6是本发明实施例图4中所述输入输出容错模块的原理框图；

图7是当容错芯片叠层结构中无失效PE单元时的原理图；

图8是当容错芯片叠层结构中工作PE1单元失效后的容错功能示意图；

图9是当容错芯片叠层结构中工作PE1单元失效后的容错方法流程图；

图10是当容错芯片叠层结构中工作PE3单元失效后的容错功能示意图；

图11是本发明实施例中另一种容错芯片叠层结构的原理图。

具体实施方式

下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。

总体的，本发明实施例公开了一种粗粒度可重构阵列三维集成电路的容错芯片叠层结构，包括：PE块、输入控制多路选择器、输出控制多路选择器以及容错控制模块，所述PE块包括若干个工作PE单元和若干个冗余PE单元，

输入控制多路选择器的输入端口连接输入信号，输入控制多路选择器的选择信号输入端口与所述容错控制模块的选择信号输出端连接，输入控制多路选择器的输出端口与工作PE单元和冗余PE单元的输入端连接；

输出控制多路选择器的输入端口与工作PE单元和冗余PE单元的输出端连接，所述输出控制多路选择器的选择信号输入端口与容错控制模块的选择信号输出端连接，输出控制多路选择器的输出端连接TSV；

容错控制模块检测工作PE单元是否失效，对失效工作PE单元进行标记，并通过选择信号控制多路选择器，将失效工作PE单元的信号传输路径路由至冗余PE单元，从而达到容错失效工作PE单元的目的，保证粗粒度可重构阵列三维集成电路的正常工作。

从图1可以知道，常规的粗粒度可重构阵列三维集成电路中，每一个芯片叠层都只放置了工作PE单元，由于三维集成电路制造过程中存在PE单元贴片不牢、受力不均损害芯片结构的情况，导致该PE单元容易出现故障并失效，最终导致整个粗粒度可重构阵列三维集成电路的失效。针对上述问题，在粗粒度可重构阵列三维集成电路中设计容错结构，如图2所示，在每个芯片叠层中放置一定比例的冗余PE单元，可以有效的对失效PE单元进行容错，提高芯片的容错能力、制造良率及可靠性，同时降低芯片的制造成本。

本发明中，首先根据粗粒度可重构阵列三维集成电路的规模将容错芯片叠层结构划分为若干个PE块，每个PE块中包含若干个工作PE单元和若干个冗余PE单元，每个PE块中按比例放置工作PE单元和冗余PE单元，可以将冗余PE单元放置工作PE单元的中间位置，有利于减短容错路径，保证数据传输的时效性，还可以将所述冗余PE单元放置工作PE单元的前侧或后侧。冗余PE单元数量越多容错效果越好，但过多的冗余PE单元会导致芯片面积变大，成本变高，所以冗余PE单元的数量需要根据实际情况平衡二者因素来确定。

下面以图3A、图3B为例，对容错芯片叠层结构进行进一步的详细说明。从图3A中可以看出，本实施例将容错芯片叠层结构中的PE单元划分成3个PE块，每个PE块包括3个工作PE单元和1个冗余PE单元，冗余PE单元放置在PE块的底部。从图3B中可以看出，输入信号IN_1连接二路选择器MUX1的2号输入端口以及二路选择器MUX2的1号输入端口，输入信号IN_2连接二路选择器MUX2的1号输入端口以及二路选择器MUX3的1号输入端口，输入信号IN_3连接二路选择器MUX3的2号输入端口以及MUX4的1号输入端口；二路选择器MUX1的输出端口连接工作PE1单元的输入端口，二路选择器MUX2的输出端口连接工作PE2单元的输入端口，二路选择器MUX3的输出端口连接工作PE3单元的输入端口，二路选择器MUX4的输出端口连接冗余R_PE1单元的输入端口；工作PE1单元的输出端口连接二路选择器MUX5的1号端口，工作PE2单元的输出端口连接MUX5的2号输入端口和二路选择器MUX6的1号输入端口，工作PE3单元的输出端口连接二路选择器MUX6的2号输入端口和二路选择器MUX7的1号输入端口，冗余R_PE1单元的输出端口连接二路选择器MUX7的2号输入端口；二路选择器MUX5的输出端口输出的信号OUT_1连接TSV，二路选择器MUX6的输出端口得输出信号OUT_2连接TSV，二路选择器MUX7的输出端口输出得信号OUT_3连接TSV；所有二路选择器的选择信号和所有PE单元的输入输出信号都连接容错控制模块。

本发明中，容错控制模块主要完成工作PE单元的失效检测和信号传输路径的路由等工作，如图4所示，容错控制模块主要包括失效PE检测模块、输入输出容错模块和非易失存储单元。如图6所示，失效工作PE单元检测模块通过检测工作PE单元的输入信号和输出信号，判定该工作PE单元是否为失效PE单元，若该工作PE单元输入信号后并没有输出信号，则判定该工作PE单元已失效，并将该工作PE单元的失效信息写入非易失存储模块中的对应比特位，即将对应比特位写为0。

所述非易失存储单元中存储工作PE单元的失效信息，1比特位记录一个工作PE单元的状态信息，该比特位为1表示该工作PE单元正常，为0表示该工作PE单元已失效。如图6所示，输入输出容错模块包括PE状态信息读取单元、判决单元和输出单元，PE状态信息读取单元与非易失存储单元相连接，从非易失存储单元中读取该PE块中的工作PE单元失效信息，根据读取的失效信息识别出失效工作PE单元，将识别出的结果送到输出单元，由输出单元生成二路选择器的选择信号分别输出到该PE块中的二路选择器中，通过选择信号来控制输入输出信号的传输路径，断开失效工作PE单元的信号传输路径，连通冗余PE单元的信号传输路径，从而达到屏蔽失效工作PE单元的目的。

本发明实施例中，粗粒度可重构阵列三维集成电路的容错芯片叠层结构，通过容错控制模块管理PE单元和控制二路选择器，通过二路选择器来控制输入输出信号的传输路径。当PE块中未出现失效PE单元时，该PE块正常工作，信号传输路径如图7所示。此时，二路选择器MUX1选择信号为0，二路选择器MUX5选择信号为1，表示输入信号IN_1经MUX1输入到PE1，PE1输出信号经MUX5输出到OUT_1；MUX2选择信号为1，MUX6选择信号为0，表示输入信号IN_2信号经MUX2输入到PE2，PE2输出信号经MUX6输出到OUT_2；MUX3选择信号为1，MUX7选择信号为0，表示IN_3信号经MUX3输入到PE3，PE3输出信号经MUX7输出到OUT_3；MUX4选择信号为0，表示R_PE1无输入输出信号，处于闲置状态。

当PE块中出现失效工作PE单元时，容错结构能够及时起到容错作用，以图8为例，对容错结构及控制方法作进一步的详细说明，从图8中可以看出，所述PE块有3个输入信号IN_1、IN_2和IN_3，三个输出信号OUT_1、OUT_2和OUT_3，分别对应工作PE1单元、工作PE2单元以及工作PE3单元，同时所述PE块还包含1个冗余PE单元、7个二路选择器和容错控制模块。当工作PE1单元由于某种原因出现故障并失效时，容错控制模块的失效PE单元检测模块检测到该工作PE1单元输入信号后无输出信号，则失效PE单元检测模块将该工作PE1单元判定为失效PE单元，并将失效信息写入非易失存储单元中，将工作PE1单元对应的比特位改为0。随后容错控制模块的输入输出容错模块读取到非易失存储单元中该工作PE1单元对应的比特位为0，判决单元则判定该工作PE1单元为失效PE单元，并将判定结果传递给输入输出容错模块的输出单元，输出单元根据判定结果产生二路选择器的选择信号，将工作PE1单元的输入信号路由至冗余R_PE单元。

图9给出了一种容错控制方法的详细流程，在失效PE单元检测到工作PE1单元失效后，通过修改非易失存储单元中工作PE1单元对应的比特位信息来对其进行标记，随后输入输出容错模块识别到工作PE1单元的失效信息，并根据该信息生成二路选择器的选择信号。二路选择器MUX1选择信号改为0，二路选择器MUX5选择信号改为1，分别断开工作PE1单元与输入信号IN_1、工作PE1单元与输出信号OUT_1的连接；二路选择器MUX2选择信号改为0，二路选择器MUX6选择信号改为1，分别断开工作PE2单元与输入信号IN_2、工作PE2单元与输出信号OUT_2的连接，同时输入信号IN_1连接至工作PE2单元，工作PE2单元的输出连接输出信号OUT_1；二路选择器MUX3选择信号改为0，二路选择器MUX7选择信号改为1，分别断开工作PE3单元与输入信号IN_3、工作PE3单元与输出信号OUT_3的连接，同时输入信号IN_2连接至工作PE3单元，工作PE3单元的输出连接至输出信号OUT_2；二路选择器MUX4选择信号改为1，输入信号IN_3连接至冗余R_PE1单元，冗余R_PE1单元的输出连接至输出信号OUT_3；通过容错控制模块和二路选择器的配合，实现了芯片的容错功能。

图10给出了工作PE3单元失效后的数据传输路径，工作PE3单元失效后，容错控制模块检测并标记该失效工作PE单元，由于工作PE3单元与冗余R_PE1单元相邻，可直接将经过工作PE3的信号路由至容错R_PE1单元。容错控制模块根据识别的失效PE单元信息，生成二路选择器的选择信号，二路选择器MUX3选择信号改为0，二路选择器MUX7选择信号改为1，分别断开工作PE3单元与输入信号IN_3、工作PE3单元与输出信号OUT_3的连接，二路选择器MUX4选择信号改为1，输入信号IN_3连接至冗余R_PE1单元，冗余R_PE1单元的输出连接至输出信号OUT_3。通过上述控制操作，当工作PE3单元失效时，容错结构能够成功屏蔽该失效单元，保证芯片的正常工作。

图11给出了另一种容错芯片叠层结构，从图中可以看出，输入信号IN_1连接工作PE1单元、四路选择器MUX1的1号端口，输入信号IN_2连接工作PE2单元、四路选择器MUX1的2号端口，输入信号IN_3连接工作PE3单元、四路选择器MUX1的3号端口，四路选择器MUX1的输出端口连接至冗余R_PE单元；工作PE1单元的输出信号连接至二路选择器MUX2的1号端口，工作PE2单元的输出信号连接至二路选择器MUX3的1号端口，工作PE3单元的输出信号连接至二路选择器MUX4的1号端口，冗余R_PE单元的输出信号连接至MUX2、MUX3、MUX4的2号端口；所有选择器的选择信号都连接至容错控制模块。本实施例中，当工作PE1单元失效后，容错控制模块生成相应的选择器的选择信号，MUX1的选择信号为00，将输入信号IN_1连接至冗余R_PE单元，MUX2的选择信号为1，断开工作PE1单元输出端口与输出信号OUT_1的连接，将冗余R_PE单元的输出端口连接至输出信号OUT_1。

通过本发明公开的粗粒度可重构阵列三维集成电路的容错芯片叠层结构及控制方法，在工作PE单元出现故障失效时，能够及时断开失效的工作PE单元，连接冗余PE单元，使得原来传递到失效工作PE单元的输入信号，通过容错结构路由至冗余PE单元，实现容错的目的。本发明公开的结构及方法，能够实现失效PE单元的容错，因此，可以提高芯片的良率，降低芯片的制造成本，提高芯片的可靠性。