移位寄存器、显示驱动器和显示面板

摘要

本发明公开了一种移位寄存器、显示驱动器和显示面板。移位寄存器包括：触发写入子模块，用于在移位阶段根据第一时钟信号将触发信号写入第二节点；电源引入子模块，用于在移位阶段根据第一时钟信号将第一电源信号写入第一节点；第一输出调节子模块，用于在移位阶段根据第一节点的电平将第二电源信号写入移位寄存器的第一输出端，以及用于在移位阶段根据第二节点的电平将第二时钟信号写入移位寄存器的第一输出端；耦合子模块，用于将第二电源信号耦合至第一节点；保持子模块，用于保持第二节点的电平；第一复位子模块，用于在复位阶段根据复位信号将第二电源信号写入第一输出端。本发明能够提高移位寄存器输出扫描信号的准确性。

说明书

技术领域

本发明实施例涉及显示技术，尤其涉及一种移位寄存器、显示驱动器和显示面板。

背景技术

随着显示技术的发展，显示面板的应用也越来越广泛，相应的对显示面板的要求也越来越高。

显示面板中需要通过移位寄存器来提供像素电路显示时所需的各种扫描信号，然而现有的移位寄存器输出的扫描信号准确性较差，可能会使得像素电路出现误动作。

发明内容

本发明提供一种移位寄存器、显示驱动器和显示面板，以提高移位寄存器输出扫描信号的准确性，防止像素电路出现误动作。

第一方面，本发明实施例提供了一种移位寄存器，所述移位寄存器包括：

触发写入子模块，用于在移位阶段根据第一时钟信号将触发信号写入第二节点；电源引入子模块，用于在移位阶段根据所述第一时钟信号将第一电源信号写入第一节点；第一输出调节子模块，用于在所述移位阶段根据第一节点的电平将第二电源信号写入所述移位寄存器的第一输出端，以及用于在所述移位阶段根据第二节点的电平将第二时钟信号写入所述移位寄存器的第一输出端；耦合子模块，用于将所述第二电源信号耦合至所述第一节点；保持子模块，用于保持所述第二节点的电平；第一复位子模块，所述第一复位子模块用于在复位阶段根据复位信号将第二电源信号写入所述第一输出端；其中，所述第二电源信号与所述第一电源信号高低电平不同。

可选地，所述移位寄存器还包括：第二输出调节子模块，用于在所述移位阶段根据第一节点的电平将第二电源信号写入所述移位寄存器的第二输出端，以及用于在所述移位阶段根据第二节点的电平将第二时钟信号写入所述移位寄存器的第二输出端。

可选地，所述第一复位子模块还用于在复位阶段根据复位信号将第二电源信号写入所述第二输出端。

可选地，所述移位寄存器还包括：第二复位子模块，用于在所述复位阶段将所述第二电源信号写入所述第一节点；第三复位子模块，用于在所述复位阶段将所述第二电源信号写入所述第二节点。

可选地，所述移位寄存器还包括：第一反馈子模块，所述第一反馈子模块用于根据所述第二节点的电平将所述第一时钟信号写入所述第一节点；第二反馈子模块，所述第二反馈子模块用于根据所述第一节点的电平及所述第二时钟信号将所述第二电源信号写入所述第二节点。

可选地，所述第一输出调节子模块包括第一上拉子模块和第一下拉子模块；所述第二输出调节子模块包括第二上拉子模块和第二下拉子模块；所述电源引入子模块的第一端接入所述第一电源信号，所述电源引入子模块的第二端与所述第一节点电连接，所述电源引入子模块的控制端接入所述第一时钟信号；所述触发写入子模块的第一端接入所述触发信号，所述触发写入子模块的第二端与所述第二节点电连接，所述触发写入子模块的控制端接入所述第一时钟信号；所述第一上拉子模块的第一端接入所述第二电源信号，所述第一上拉子模块的第二端与所述移位寄存器的第一输出端电连接，所述第一上拉子模块的控制端与所述第一节点电连接；所述第一下拉子模块的第一端接入所述第二时钟信号，所述第一下拉子模块的第二端与所述移位寄存器的第一输出端电连接，所述第一下拉子模块的控制端与所述第二节点电连接；所述第二上拉子模块的第一端接入所述第二电源信号，所述第二上拉子模块的第二端与所述移位寄存器的第二输出端电连接，所述第二上拉子模块的控制端与所述第一节点电连接；所述第二下拉子模块的第一端接入所述第二时钟信号，所述第二下拉子模块的第二端与所述移位寄存器的第二输出端电连接，所述第二下拉子模块的控制端与所述第二节点电连接；所述耦合子模块的第一端与接入所述第二电源信号，所述耦合子模块的第二端与所述第一节点电连接；所述保持子模块的第一端与所述移位寄存器的第二输出端电连接，所述保持子模块的第二端与所述第二节点电连接；所述第一复位子模块的第一端接入所述第二电源信号，所述第一复位子模块的第二端与所述移位寄存器的第一输出端电连接，所述第一复位子模块的控制端接入所述复位信号。

可选地，所述电源引入子模块包括第一晶体管，所述第一晶体管的第一端作为所述电源引入子模块的第一端，所述第一晶体管的第二端作为所述电源引入子模块的第二端，所述第一晶体管的控制端作为所述电源引入子模块的控制端；所述触发写入子模块包括第二晶体管，所述第二晶体管的第一端作为所述触发写入子模块的第一端，所述第二晶体管的控制端作为所述触发写入子模块的第二端，所述第二晶体管的控制端作为所述触发写入子模块的控制端；所述第一反馈子模块包括第三晶体管，所述第三晶体管的第一端接入所述第一时钟信号，所述第三晶体管的第二端与所述第一节点电连接，所述第三晶体管的控制端与所述第二节点电连接；所述第二反馈子模块包括第四晶体管和第五晶体管，所述第四晶体管的第一端接入所述第二电源信号，所述第四晶体管的第二端与所述第五晶体管的第一端电连接，所述第四晶体管的控制端与所述第一节点电连接，所述第五晶体管的第二端与所述第二节点电连接，所述第五晶体管的控制端接入所述第二时钟信号；所述第二复位子模块包括第六晶体管，所述第六晶体管的第一端与所述第一节点电连接，所述第六晶体管的第二端接入所述第二电源信号，所述第六晶体管的控制端接入所述复位信号；所述第一复位子模块包括第七晶体管，所述第七晶体管的第一端作为所述第一复位子模块的第一端，所述第七晶体管的第二端作为所述第一复位子模块的第二端，所述第七晶体管的控制端作为所述第一复位子模块的控制端；所述第三复位子模块包括第八晶体管，所述第八晶体管的第一端与所述第二节点电连接，所述第八晶体管的第二端接入所述第二电源信号，所述第八晶体管的控制端接入所述复位信号；所述第一上拉子模块包括第九晶体管，所述第九晶体管的第一端作为所述第一上拉子模块的第一端，所述第九晶体管的第二端作为所述第一上拉子模块的第二端，所述第九晶体管的控制端作为所述第一上拉子模块的控制端；所述第一下拉子模块包括第十晶体管，所述第十晶体管的第一端作为所述第一上拉子模块的第一端，所述第十晶体管的第二端作为所述第一上拉子模块的第二端，所述第十晶体管的控制端作为所述第一上拉子模块的控制端；所述第二上拉子模块包括第十一晶体管，所述第十一晶体管的第一端作为所述第二上拉子模块的第一端，所述第十一晶体管的第二端作为所述第二上拉子模块的第二端，所述第十一晶体管的控制端作为所述第十一晶体管的控制端；所述第二下拉子模块包括第十二晶体管，所述第十二晶体管的第一端作为所述第二下拉子模块的第一端，所述第十二晶体管的第二端作为所述第二下拉子模块的第二端，所述第十二晶体管的控制端作为所述第二下拉子模块的控制端；所述耦合子模块包括第一电容，所述第一电容的第一端作为所述耦合子模块的第一端，所述第一电容的第二端作为所述耦合子模块的第二端；所述保持子模块包括第二电容，所述第二电容的第一端作为所述保持子模块的第一端，所述第二电容的第二端作为所述耦合子模块的第二端。

第二方面，本发明实施例还提供了一种显示驱动器，所述显示驱动器包括n个级联的如第一方面所述的移位寄存器；

其中，第n-1级移位寄存器的第一输出端的输出信号作为第n级移位寄存器的触发信号；n为大于或等于2的整数；

第n-1级移位寄存器的复位信号作为第n级移位寄存器的复位信号。

第三方面，本发明实施例还提供了一种显示面板，所述显示面板包括第二方面所述的显示驱动器和n行像素电路；所述像素电路包括驱动模块、发光模块、数据写入模块、第一初始化模块及存储模块；所述驱动模块用于生成驱动电流，所述发光模块用于响应所述驱动电流；所述存储模块用于维持所述驱动模块控制端的电平；所述第一初始化模块用于在初始化阶段初始化所述驱动模块控制端的电平；所述数据写入模块用于在数据写入阶段将数据信号写入所述驱动模块的控制端；第m级移位寄存器的第一输出端与第n行像素电路的数据写入模块的控制端电连接，m小于或等于n。

可选地，所述移位寄存器还包括：第二输出调节子模块，用于在所述移位阶段根据第一节点的电平将第二电源信号写入所述移位寄存器的第二输出端，以及用于在所述移位阶段根据第二节点的电平将第二时钟信号写入所述移位寄存器的第二输出端；第m级移位寄存器的第二输出端与第m+1行像素电路的第一初始化模块的控制端电连接。

本发明实施例的技术方案，采用的移位寄存器包括：触发写入子模块，用于在移位阶段根据第一时钟信号将触发信号写入第二节点；电源引入子模块，用于在移位阶段根据第一时钟信号将第一电源信号写入第一节点；第一输出调节子模块，用于在移位阶段根据第一节点的电平将第二电源信号写入移位寄存器的第一输出端，以及用于在移位阶段根据第二节点的电平将第二时钟信号写入移位寄存器的第一输出端；耦合子模块，用于将第二电源信号耦合至第一节点；保持子模块，用于保持第二节点的电平；第一复位子模块，第一复位子模块用于在复位阶段根据复位信号将第二电源信号写入第一输出端；其中，第二电源信号与第一电源信号高低电平不同。在移位阶段开始之前设置复位阶段，将移位寄存器的第一输出端复位，保证移位寄存器的第一输出端在移位阶段开始前输出经复位后的信号，避免上一帧显示时由于移位寄存器的第一输出端仍保持上一帧的有效信号而导致第一输出端输出错误，进而导致像素电路误动作的情况。

附图说明

图1为本发明实施例提供的一种移位寄存器的电路结构示意图；

图2为本发明实施例提供的一种移位寄存器的时序图；

图3为本发明实施例提供的又一种移位寄存器的电路结构示意图；

图4为本发明实施例提供的又一种移位寄存器的电路结构示意图；

图5为本发明实施例提供的一种显示驱动器的结构示意图；

图6为本发明实施例提供的一种移位寄存器的时序图；

图7为本发明实施例提供的一种显示面板的结构示意图；

图8为本发明实施例提供的一种像素电路的电路结构示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

正如背景技术中提到的现有的移位寄存器输出的扫描信号精确度不高，容易使得像素电路出现误动作的现象，发明人经过仔细研究发现，产生该技术问题的原因在于：在显示一帧画面时，各级移位寄存器依次输出一个脉冲信号，供对应的像素电路使用；在显示下一帧画面时，各级移位寄存器再依次输出一个脉冲信号，然而，由于移位寄存器中包含容性结构，上一帧的脉冲信号可能会保持到下一帧，从而导致像素电路出现误动作。

针对上述技术问题，本发明提出如下解决方案：

图1为本发明实施例提供的一种移位寄存器的电路结构示意图，参考图1，移位寄存器包括：

触发写入子模块101，触发写入子模块101用于在移位阶段根据第一时钟信号SCK1将触发信号SIN写入第二节点N2；电源引入子模块102，电源引入子模块102用于在移位阶段根据第一时钟信号SCK1将第一电源信号VGL写入第一节点N1；第一输出调节子模块103，第一输出调节子模块103用于在移位阶段根据第一节点N1的电平将第二电源信号VGH写入移位寄存器的第一输出端Gout1，以及用于在移位阶段根据第二节点N2的电平将第二时钟信号SCK2写入移位寄存器的第一输出端Gout1；耦合子模块104，用于将第二电源信号VGH耦合至第一节点N1；保持子模块105，用于保持第二节点N2的电平；第一复位子模块106，第一复位子模块106用于在复位阶段根据复位信号将第二电源信号VGH写入第一输出端Gout1；其中，第二电源信号VGH与第一电源信号VGL高低电平不同。

具体地，移位寄存器能够用于将触发信号SIN经过移位后由其第一输出端Gout1输出，通过级联多级移位寄存器，使得各级移位寄存器依次将前一级移位寄存器的移位信号再次移位后输出，为对应行的像素电路提供扫描信号，从而使得显示面板实现行扫描的驱动方式；第一输出调节子模块103能够根据第一节点N1以及第二节点N2的电平控制移位寄存器第一输出端Gout1的输出信号，例如当第一节点N1上的电平为有效电平时，第一输出调节子模块103将第二电源信号VGH输出至移位寄存器103的第一输出端，当第二节点N2上的电平为有效电平时，第一输出调节子模块103将第二时钟信号SCK2输出至移位寄存器的第一输出端Gout1；第一节点N1上的电平受电源引入子模块102以及耦合子模块104的控制，在第一时钟信号SCK1的控制下，电源引入子模块102能够将第一电源信号VGL写入第一节点，第一电源信号VGL例如可以是低电平，第一电源信号VGL作为第一节点N1的有效电平，能够控制第一输出调节子模块103将移位寄存器的第一输出端Gout1接入第二电源信号VGH，第二电源信号VGH例如可以是高电平；第二节点N2上的电平受触发写入子模块101以及保持子模块105的控制，在第一时钟信号SCK1的控制下，触发写入子模块101将触发信号SIN写入第二节点N2，当触发信号SIN为第二节点N2的有效电平(例如低电平)时，第一输出调节子模块103将移位寄存器的第一输出端Gout1接入第二时钟信号SCK2；第一时钟信号SCK1和第二时钟信号SCK2可互为反相信号，即工作时第一时钟信号SCK1为低电平时，第二时钟信号SCK2为高电平，而当第一时钟信号SCK1为高电平时，第二时钟信号SCK2为低电平；可以理解的是，第一时钟信号SCK1和第二时钟信号SCK2之间还可设置有时序裕量；通过第一时钟信号SCK1及第二时钟信号SCK2的配合控制，使得移位寄存器第一输出端的输出信号Gout1相对于触发信号SIN产生移位。

图2为本发明实施例提供的一种移位寄存器的时序图，图2所示的时序图可对应图1所示的移位寄存器，结合图1和图2，在本实施例中，以移位寄存器中的各个模块均在低电平下导通，高电平下关断为例进行说明；移位寄存器的工作过程可包括复位阶段和移位阶段，复位阶段包括t0阶段，移位阶段包括t0以后的阶段，本实施例仅示例性地示出t1至t5五个阶段。

在复位阶段t0时，复位信号EN为低电平，从而控制第一复位子模块106导通，使得移位寄存器的第一输出端Gout1接入第一电源信号VGH，将移位寄存器的第一输出端Gout1输出信号置为高电平；由于移位寄存器的第一输出端Gout1输出信号的有效电平为低电平，也即在移位阶段开始前设置复位阶段，能够保证移位寄存器的第一输出端在移位阶段开始前输出高电平的信号，避免上一帧显示时由于移位寄存器的第一输出端仍保持低电平而导致第一输出端输出错误，进而导致像素电路误动作的情况。

复位阶段t0过后即进入移位阶段，移位阶段中复位信号EN配置为高电平，移位阶段包括：

t1阶段，此时触发信号SIN为低电平，第一时钟信号SCK1为低电平，第二时钟信号SCK2为高电平，从而控制电源引入子模块102导通，使得第一节点N1为低电平，Gout1为高电平；同时触发写入子模块101导通，使得第二节点N2为低电平，此时虽然第二时钟信号SCK2也经移位寄存器的第一输出端输出，但是第二时钟信号SCK2此时为高电平，因而Gout1最终仍为高电平；

在t2阶段，触发信号SIN为高电平，第一时钟信号SCK1为高电平，第二时钟信号SCK2为低电平；此时由于保持子模块105的保持作用，使得第二节点N2仍保持低电平，而第一节点N1被第二电源信号VGH耦合至高电平；也即此时Gout1与第二时钟信号SCK2相同，为低电平；需要说明的是，在本实施例中，保持子模块105的第一端可以是与移位寄存器的第一输出端电连接，保持子模块105的第二端与第二节点N2电连接；

在t3阶段，触发信号SIN为高电平，第一时钟信号SCK1为低电平，第二时钟信号SCK2为高电平；此时电源引入子模块102及触发写入子模块101均导通，使得第二节点N2重置为高电平，第一节点N1重置为低电平，使得Gout1为高电平；

在t4阶段，触发信号SIN为高电平，第一时钟信号SCK1为高电平，第二时钟信号SCK2为低电平；此时第二节点N2仍保持高电平，第一节点N1保持低电平，Gout1仍为高电平；

在t5阶段，触发信号SIN为高电平，第一时钟信号SCK1为低电平，第二时钟信号SCK2为高电平，此时为t3阶段的重复，也即此时Gout1持续输出高电平，从而完成触发信号SIN的移位。

本实施例的技术方案，采用的移位寄存器包括：触发写入子模块，用于在移位阶段根据第一时钟信号将触发信号写入第二节点；电源引入子模块，用于在移位阶段根据第一时钟信号将第一电源信号写入第一节点；第一输出调节子模块，用于在移位阶段根据第一节点的电平将第二电源信号写入移位寄存器的第一输出端，以及用于在移位阶段根据第二节点的电平将第二时钟信号写入移位寄存器的第一输出端；耦合子模块，用于将第二电源信号耦合至第一节点；保持子模块，用于保持第二节点的电平；第一复位子模块，第一复位子模块用于在复位阶段根据复位信号将第二电源信号写入第一输出端；其中，第二电源信号与第一电源信号高低电平不同。在移位阶段开始之前设置复位阶段，将移位寄存器的第一输出端复位，保证移位寄存器的第一输出端在移位阶段开始前输出经复位后的信号，避免上一帧显示时由于移位寄存器的第一输出端仍保持上一帧的有效信号而导致第一输出端输出错误，进而导致像素电路误动作的情况。

可选地，图3为本发明实施例提供的又一种移位寄存器的电路结构示意图，参考图3，移位寄存器还包括：第二输出调节子模块107，第二输出调节子模块107用于在移位阶段根据第一节点N1的电平将第二电源信号VGH写入移位寄存器的第二输出端Gout2，以及用于在移位阶段根据第二节点N2的电平将第二时钟信号SCK2写入移位寄存器的第二输出端Gout2。

具体地，第二输出调节子模块107的结构可以与第一输出调节子模块103的结构相同，第二输出调节子模块107能够根据第一节点N1以及第二节点N2的电平控制移位寄存器第二输出端Gout2的输出信号，例如当第一节点N1上的电平为有效电平时，第二输出调节子模块107将第二电源信号VGH输出至移位寄存器103的第二输出端Gout2，当第二节点N2上的电平为有效电平时，第二输出调节子模块107将第二时钟信号SCK2输出至移位寄存器的第二输出端Gout2；移位寄存器的第二输出端Gout2输出的信号与移位寄存器第一输出端Gout1输出的信号相同，在显示面板中，每级移位寄存器输出的扫描信号既需要为本行像素电路提供数据写入阶段的扫描信号，还需要为下一行像素电路提供初始化阶段的扫描信号，若仅由移位寄存器的一个输出端驱动两行像素电路，该输出端驱动的负载较多，可能会导致输出信号延迟过大；而本实施例中通过设置第一输出调节子模块103和第二输出调节子模块107，第一输出端Gout1和第二输出端Gout2中的一个用于为本行像素电路提供数据写入阶段的扫描信号，另一个为下一行像素电路提供初始化阶段的扫描信号，每个输出端仅需要驱动一行像素电路，极大地降低了每个输出端驱动的负载的大小，避免输出信号产生较大的延迟。优选地，由于第一输出端Gout1在复位阶段被复位，可设置第一输出端Gout1为本行像素电路提供数据写入阶段的扫描信号，第二输出端Gout2为下一行像素电路提供初始化阶段的扫描信号，从而保证每行像素电路在数据写入阶段均能够准确的写入数据信号。

优选地，第一复位子模块还用于在复位阶段根据复位信号将第二电源信号写入第二输出端Gout2。

具体地，在本实施例中，第一复位子模块不仅用于对第一输出端进行复位，还用于对第二输出端进行复位，从而保证第一输出端的信号和第二输出端的信号的准确性，保证每行像素电路在初始化阶段能够准确写入初始化信号，以及保证每行像素电路在数据写入阶段能够准确的写入数据信号。

可选地，继续参考图3，移位寄存器还包括：第二复位子模块108，用于在复位阶段将第二电源信号VGH写入第一节点N1；第三复位子模块109，用于在复位阶段将第二电源信号VGH写入第二节点N2。

具体地，本实施例中可在每帧画面显示前进一步对第一节点N1和第二节点N2进行复位，第二电源信号VGH为第一节点N1和第二节点N2的非有效电平，也即第二电源信号VGH能够关断第二电源信号VGH与第一输出端Gout1和第二输出端Gout2之间的通路，以及关断第二时钟信号SCK2与第一输出端Gout1与第二输出端Gout2之间的通路，从而进一步保证在每帧画面显示前第一输出端Gout1和第二输出端Gout2不会输出错误的信号而导致对应行的像素电路误动作。

可选地，继续参考图3，移位寄存器还包括：第一反馈子模块110，第一反馈子模块110用于根据第二节点N2的电平将第一时钟信号SCK1写入第一节点N1；第二反馈子模块111，第二反馈子模块111用于根据第一节点N1的电平及第二时钟信号SCK2将第二电源信号VGH写入第二节点N2。

具体地，第一反馈子模块110能够根据第二节点N2的电位反馈控制第一节点N1，从而使得当第二时钟信号SCK2为低电平，第二节点N2为低电平时，第一节点N1为高电平，防止移位寄存器的第一输出端同时输出高电平与低电平，也即防止Gout1不稳定情况的发现；第二反馈子模块111能够根据第一节点N1的电位反馈控制第二节点N2的电位，使得第二时钟信号SCK2为低电平，第一节点N1为低电平时，控制第二节点N2为高电平，防止移位寄存器的第一输出端同时输出高电平与低电平，也即防止Gout1不稳定情况的发现。

可选地，继续参考图3，第一输出调节子模块103包括第一上拉子模块1031和第一下拉子模块1032；第二输出调节子模块107包括第二上拉子模块1111和第二下拉子模块1112；电源引入子模块102的第一端接入第一电源信号VGL，电源引入子模块102的第二端与第一节点N1电连接，电源引入子模块102的控制端接入第一时钟信号SCK1；触发写入子模块101的第一端接入触发信号SIN，触发写入子模块101的第二端与第二节点N2电连接，触发写入子模块101的控制端接入第一时钟信号SCK1；第一上拉子模块1031的第一端接入第二电源信号VGH，第一上拉子模块1031的第二端与移位寄存器的第一输出端Gout1电连接，第一上拉子模块1031的控制端与第一节点N1电连接；第一下拉子模块1032的第一端接入第二时钟信号，第一下拉子模块1032的第二端与移位寄存器的第一输出端Gout1电连接，第一下拉子模块1032的控制端与第二节点N2电连接；第二上拉子模块1111的第一端接入第二电源信号VGH，第二上拉子模块1111的第二端与移位寄存器的第二输出端Gout2电连接，第二上拉子模块1111的控制端与第一节点N1电连接；第二下拉子模块1112的第一端接入第二时钟信号，第二下拉子模块1112的第二端与移位寄存器的第二输出端Gout2电连接，第二下拉子模块1112的控制端与第二节点N2电连接；耦合子模块104的第一端接入第二电源信号VGH，耦合子模块104的第二端与第一节点N1电连接；保持子模块105的第一端与移位寄存器的第二输出端Gout2电连接，保持子模块105的第二端与第二节点N2电连接；第一复位子模块106的第一端接入第二电源信号VGH，第一复位子模块106的第二端与移位寄存器的第一输出端Gout1电连接，第一复位子模块106的控制端接入复位信号EN。

示例性地，电源引入子模块102包括第一晶体管M1，第一晶体管M1的第一端作为电源引入子模块102的第一端，第一晶体管M1的第二端作为电源引入子模块102的第二端，第一晶体管M1的控制端作为电源引入子模块102的控制端；触发写入子模块101包括第二晶体管M2，第二晶体管M2的第一端作为触发写入子模块101的第一端，第二晶体管M2的控制端作为触发写入子模块101的第二端，第二晶体管M2的控制端作为触发写入子模块101的控制端；第一反馈子模块110包括第三晶体管M3，第三晶体管M3的第一端接入第一时钟信号SCK1，第三晶体管M3的第二端与第一节点N1电连接，第三晶体管M3的控制端与第二节点N2电连接；第二反馈子模块111包括第四晶体管M4和第五晶体管M5，第四晶体管M4的第一端接入第二电源信号VGH，第四晶体管M4的第二端与第五晶体管M5的第一端电连接，第四晶体管M4的控制端与第一节点N1电连接，第五晶体管M5的第二端与第二节点N2电连接，第五晶体管M5的控制端接入第二时钟信号SCK2；第二复位子模块108包括第六晶体管M6，第六晶体管M6的第一端与第一节点N1电连接，第六晶体管M6的第二端接入第二电源信号VGH，第六晶体管M6的控制端接入复位信号EN；第一复位子模块106包括第七晶体管M7，第七晶体管M7的第一端作为第一复位子模块106的第一端，第七晶体管M7的第二端作为第一复位子模块106的第二端，第七晶体管M7的控制端作为第一复位子模块106的控制端；第三复位子模块109包括第八晶体管M8，第八晶体管M8的第一端与第二节点N2电连接，第八晶体管M8的第二端接入第二电源信号VGH，第八晶体管M8的控制端接入复位信号EN；第一上拉子模块1031包括第九晶体管M9，第九晶体管M9的第一端作为第一上拉子模块1031的第一端，第九晶体管M9的第二端作为第一上拉子模块1031的第二端，第九晶体管M9的控制端作为第一上拉子模块1031的控制端；第一下拉子模块1032包括第十晶体管M10，第十晶体管M10的第一端作为第一上拉子模块1031的第一端，第十晶体管M10的第二端作为第一上拉子模块1031的第二端，第十晶体管M10的控制端作为第一上拉子模块1031的控制端；第二上拉子模块1111包括第十一晶体管M11，第十一晶体管M11的第一端作为第二上拉子模块1111的第一端，第十一晶体管M11的第二端作为第二上拉子模块1111的第二端，第十一晶体管M11的控制端作为第十一晶体管M11的控制端；第二下拉子模块1112包括第十二晶体管M12，第十二晶体管M12的第一端作为第二下拉子模块1112的第一端，第十二晶体管M12的第二端作为第二下拉子模块1112的第二端，第十二晶体管M12的控制端作为第二下拉子模块1112的控制端；耦合子模块104包括第一电容C1，第一电容C1的第一端作为耦合子模块104的第一端，第一电容C1的第二端作为耦合子模块104的第二端；保持子模块105包括第二电容C2，第二电容C2的第一端作为保持子模块105的第一端，第二电容C2的第二端作为耦合子模块104的第二端。

具体地，图2中所示的时序图也可对应于图3所示的移位寄存器，结合图2和图3，复位阶段t0时，复位信号EN为低电平，从而控制第七晶体管M7、第六晶体管M6以及第八晶体管M8导通，使得移位寄存器的第一输出端Gout1接入第一电源信号VGH，将移位寄存器的第一输出端Gout1输出信号置为高电平；并且将第一节点N1以及第二节点N2均置为高电平。

t1阶段，此时触发信号SIN为低电平，第一时钟信号SCK1为低电平，第二时钟信号SCK2为高电平，从而控制第二晶体管M2导通，使得第二节点N2为低电平，此时第二节点N2被阶梯式拉低，第二节点N2的电平为-5.5V左右，Gout1为高电平；同时第一晶体管M1导通，使得第一节点N1为低电平，此时第一节点N1的电平为-5.3V左右，此时虽然第二时钟信号SCK2也经移位寄存器的第一输出端输出，但是第二时钟信号SCK2此时为高电平，因而Gout1和Gout2最终仍为高电平；

在t2阶段，触发信号SIN为高电平，第一时钟信号SCK1为高电平，第二时钟信号SCK2为低电平；此时由于第二电容C2的保持作用，使得第二节点N2被进一步拉低，其电平为-19V左右；而第一节点N1被第二电源信号VGH耦合至高电平，第一节点N1的电平为7V左右；此时Gout1和Gout2均为低电平；

在t3阶段，触发信号SIN为高电平，第一时钟信号SCK1为低电平，第二时钟信号SCK2为高电平；此时第二晶体管M2及第一晶体管M1均导通，使得第二节点N2重置为高电平，第一节点N1重置为低电平，使得Gout1和Gout2为高电平；

在t4阶段，触发信号SIN为高电平，第一时钟信号SCK1为高电平，第二时钟信号SCK2为低电平；此时第二节点N2仍保持高电平，第一节点N1保持低电平，Gout1和Gout2仍为高电平；

在t5阶段，触发信号SIN为高电平，第一时钟信号SCK1为低电平，第二时钟信号SCK2为高电平，此时为t3阶段的重复，也即此时Gout1持续输出高电平，从而完成触发信号SIN的移位。

在本实施例中，t1阶段第一节点N1会被预拉低至一定电平，在t2阶段时完全被拉至高电平，在这个过程中第二节点N2在t1阶段被拉低至第一个低电平，由于这个预拉低的动作使得第二节点N2的二次自举拉低的电平更低，使得第十晶体管M10和第十二晶体管M12快速打开进入深线性区，快速使第一输出端Gout1的输出信号以及第二输出端Gout2的输出信号变为低电平并较好的保持一定时间。

优选地，图4为本发明实施例提供的又一种移位寄存器的电路结构示意图，参考图4，移位寄存器还包括第十三晶体管M13和第十四晶体管M14；第十三晶体管M13的第一端与第一节点N1电连接，第十三晶体管M13的控制端接入第一电源信号VGL，第十三晶体管M13的第二端与第九晶体管M9的控制端以及第十一晶体管M11的控制端电连接；第十四晶体管M14的第一端与第二节点N2电连接，第十四晶体管M14的控制端接入第一电源信号VGL，第十四晶体管M14的第二端与第十晶体管M10以及第十二晶体管M12的控制端电连接；第十三晶体管M13和第十四晶体管M14处于常开状态，能够降低漏电流。

在本实施例中，各个晶体管均可采用N型晶体管或P型晶体管，优选为P型晶体管，例如可以是P型的低温多晶硅晶体管，P型晶体管在显示面板中的制作工艺较为成熟，且稳定性较高，有利于降低移位寄存器的制作成本，从而降低显示面板的整体成本。其中，各个晶体管的栅极为各个晶体管的控制端，各个晶体管的源极和漏极中的其中一个作为其第一端，另一个作为其第二端。

本发明实施例还提供了一种显示驱动器，如图5所示，图5为本发明实施例提供的一种显示驱动器的结构示意图，显示驱动器201包括多个级联的移位寄存器2011，移位寄存器2011为本发明任意实施例提供的移位寄存器；其中，第n级移位寄存器的触发信号SIN由第n-1级移位寄存器的第一输出端的输出信号Gout1提供，n大于或等于2。

具体地，显示驱动器201能够应用于显示面板中，为显示面板中像素电路提供扫描信号，因其包括本发明任意实施例提供的移位寄存器，因而也具有相同的有益效果，在此不再赘述。显示驱动器201可设置于显示面板的边框位置，优选地，显示面板可设置两个显示驱动器201，分别位于显示面板的两侧，从而降低显示面板显示区中数据线上的压降，提高显示均一性。奇数级移位寄存器的第一时钟信号SCK1由第一时钟信号线CK1提供，奇数级移位寄存器的第二时钟信号SCK2由第二时钟信号线CK2提供；偶数级移位寄存器的第一时钟信号SCK1由第二时钟信号线CK2提供，偶数级移位寄存器的第二时钟信号SCK2由第一时钟信号线CK1提供；所有的移位寄存器的复位信号均由复位信号线EN1提供。

如图6所示，图6为本发明实施例提供的一种移位寄存器的时序图，图6与图5相对应，结合图5和图6，每帧画面显示前，复位信号线EN1向所有的移位寄存器提供复位信号EN，从而复位所有的移位寄存器；随后进入移位阶段，每级移位寄存器的输出信号均相对于上一级移位寄存器的输出信号移位半个时钟周期。

本发明实施例还提供了一种显示面板，图7为本发明实施例提供的一种显示面板的结构示意图，参考图7，显示面板包括本发明任意实施例提供的显示驱动器201和n行像素电路PX；像素电路包括驱动模块、发光模块、数据写入模块、第一初始化模块及存储模块；驱动模块用于生成驱动电流，发光模块用于响应驱动电流；存储模块用于维持驱动模块控制端的电平；第一初始化模块用于在初始化阶段初始化驱动模块控制端的电平；数据写入模块用于在数据写入阶段将数据信号写入驱动模块的控制端；第m级移位寄存器的第一输出端与第n行像素电路的数据写入模块的控制端电连接；m小于或等于n。

具体地，图8为本发明实施例提供的一种像素电路的电路结构示意图，结合图7和图8，当移位寄存器还包括第二输出调节子模块时，第m级移位寄存器的第二输出端与第m+1行像素电路的第一初始化模块的控制端电连接。驱动模块包括第十五晶体管M15；像素电路还包括数据写入模块，数据写入模块包括第十六晶体管M16，阈值补偿模块包括第十七晶体管M17；像素电路还包括第一发光控制模块及第二发光控制模块，其中，第一发光控制模块包括第十八晶体管M18，第二发光控制模块包括第十九晶体管M19，像素电路还包括第二初始化模块，第二初始化模块包括第二十晶体管M20，第一初始化模块包括第二十一晶体管M21；存储模块包括第三电容C3；其中，第n行像素电路中第十六晶体管以及第十七晶体管的控制端与第n级移位寄存器的第一输出端Gout1电连接，第n行像素电路中第二十一晶体管以及第二十晶体管的控制端与第n-1级移位寄存器的第二输出端Gout2电连接。M15至M21可为P型的低温多晶硅(LTPS)晶体管。像素电路的驱动过程包括初始化阶段、阈值补偿阶段、及发光阶段，在初始化阶段时，第二十晶体管M20与第二十一晶体管M21导通，初始化信号Vref初始化第十五晶体管M15的控制端以及发光模块的阳极；在阈值补偿阶段，第十六晶体管M16与第十七晶体管M17导通，数据信号Data通过第十六晶体管M16、第十五晶体管M15以及第十七晶体管M17写入第十五晶体管M15的控制端，直至第十五晶体管M15关断，此过程利用数据信号Data抓取了第十五晶体管M15的阈值电压；在发光阶段，第十八晶体管M18、第十五晶体管M15及第十九晶体管M19导通，在第一电平信号VDD及第二电平信号VSS的配合下，发光模块响应驱动模块的驱动电流而发光，且驱动电流与驱动模块的阈值电压无关。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。