一种光敏二极管、一种光敏运放电路及一种光敏芯片

摘要

本发明公开一种光敏二极管、一种光敏运放电路及一种光敏芯片，该光敏二极管包括P型衬底，P型衬底上沉积有N型外延层，N型外延层上形成有P+基区层；P+基区层为网格结构；P+基区层上设有基区氧化层，网格结构间隙中的N型外延层上设有外延氧化层；外延氧化层的厚度大于基区氧化层的厚度；当该光敏二极管工作时，激发光敏二极管的红外光源的辐射深度小于光敏二极管的N型外延层的厚度。该一种光敏运放电路包括有上述的光敏二极管以及肖特基二极管。本发明中光敏二极管的结构以及光敏运放电路的设计有效缩小芯片面积、减小光敏芯片功耗、提高稳定性、减小传输延迟，防止输出常高功能错误、实现了高速光耦产品整体小型化、高速化、可靠性的设计。

说明书

技术领域

本发明属于光电子技术领域，涉及一种光敏二极管、一种光敏运放电路及一种光敏芯片。

背景技术

在光电耦合器中，作为接收光信号的光敏二极管(PD)为硅PN(或PIN)结构，当红外发光管(IR LED)发射的光线照射在光敏二极管(PD)PN结耗尽区内，发生光电效应，实现光信号到电信号的转换，其等效电路图如图1所示。其核心结构为一个大面积的PN结，当光子照射在PN结耗尽区中，由于内建电场和PN结外部电压的作用，激发P型和N型载流子向两极运动，形成光电流，该光电流作为光敏芯片上集成的后级电路的输入信号，从而实现光电耦合器电路电-光-电的电气绝缘的信号传输。为了获得理想的光电流，通常采用PD宽耗尽PIN结和增加PD面积的方式，但是宽耗尽随着光子入射到芯片深度的增加效果变小，而PD面积增加会增加结电容，进而影响光电转换速度并且增加芯片面积，不利于芯片的小型化设计。同时，常规光耦电路的光敏区的大面积基区为透光钝化层，非常光滑，光照射到光敏区P-N结时，一部分光被反射损耗，转换效率降低，如图2所示。

另一个需要解决的问题是针对高速光敏芯片，图3为高速集成电路输出型光敏芯片的主要线路，图4为PD受光后实际产生的工作光电流(BC结产生)和无用光电流(CS结产生)的等效剖面图。PD受光后产生从负极到正极的光电流，其中小部分光电流(约4μA，由线路结构决定)开启三极管T11，保证三极管T12截止，另一部分工作光电流(约30μA左右)通过电阻R23以及电阻R24通道驱动后级工作。为了保证光耦正常高速工作这里有两个问题必须解决：(1)尽量减小CS结无用光电流。由于高速线路设计，PD正负极均为一个BE结压降(约0.7V电位)，但是CS结受光导通后，直接将PD负极(H点)电位拉到地电位，而A点电位0.7V不变，使得PD正偏，无法产生工作光电流，导致光敏器件输出常高，功能失效。(2)由于电阻R22右侧为自偏置电路，D点是三极管T15的BE结，压降(0.7V)不会变，所以电路正常工作时C点的电位降低小于0.7V。当输入发光管电流增大时，产生的工作光电流增加，通过电阻R23以及电阻R24的光电流也就相应增大，使得C点电位进一步降低到约地电位，这样C点恢复到0.7V会非常缓慢，最终使得高速光耦传输延迟t

发明内容

针对现有技术中存在的问题，本发明提供一种光敏二极管、一种光敏运放电路及一种光敏芯片，在减小PD面积和芯片面积的前提下，有效提升了光电转换的效率。

本发明是通过以下技术方案来实现：

一种光敏二极管，其特征在于，包括P型衬底，所述P型衬底上沉积有N型外延层，所述N型外延层上形成有P+基区层；

所述P+基区层为网格结构；

所述P+基区层上设有基区氧化层，所述网格结构间隙中的N型外延层上设有外延氧化层；所述外延氧化层的厚度大于所述基区氧化层的厚度；

当所述光敏二极管工作时，激发所述光敏二极管的红外光源的辐射深度小于所述光敏二极管的N型外延层的厚度。

优选的，激发所述光敏二极管的红外光源为铝镓砷材料发光管，所述N型外延层的厚度为12～14μm。

优选的，所述外延氧化层的厚度与基区氧化层的厚度的差值为3000～5000埃。

优选的，所述P+基区层中网格结构的间距为6～8μm。

一种光敏运放电路，包括上述的光敏二极管PD、第一自偏置I/V转换放大电路、第二自偏置I/V转换放大电路、输出I/V转换放大电路以及肖特基二极管SBD；

所述光敏二极管PD的正极与第一自偏置I/V转换放大电路的输入端相连，所述光敏二极管PD的负极与第二自偏置I/V转换放大电路的输入端相连，所述第二自偏置I/V转换放大电路的输出端与所述光敏运放电路的VCC端相连；

所述第一自偏置I/V转换放大电路的输出端与输出I/V转换放大线路的输入端之间设有电阻R22；

所述肖特基二极管SBD设置在所述光敏二极管PD的输出端与第一自偏置I/V转换放大电路的输出端之间。

优选的，所述肖特基二极管的铝半接触面积为(18μm×20μm)～(20μm*30μm)。

优选的，所述第一自偏置I/V转换放大电路包括三极管T11、三极管T12、电阻R15、电阻R23、电阻R24以及电阻R18；

所述三极管T11的基极与光敏二极管PD的正极相连，发射极接地，集电极与三极管T12的基极和电阻R15的一端连接；所述电阻R15的另一端与所述光敏运放电路的VCC端相连；

所述三极管T12的集电极与该光敏运放电路的VCC端相连，三极管T12的发射极与电阻R18的一端连接；所述电阻R18的另一端接地；三极管T12的发射极与第一自偏置I/V转换放大电路的输出端相连；

所述电阻R23与电阻R24串联设置，所述电阻R23的自由端与光敏二极管PD的正极相连，所述电阻R24的自由端与第一自偏置I/V转换放大电路的输出端相连；

所述肖特基二极管SBD与所述电阻R23与电阻R24构成的串联电路并联设置。

优选的，所述肖特基二极管的正向导通电压小于过量光电流在电阻R23以及电阻R24上形成的电压之和。

优选的，所述光敏运放电路的光耦传输延迟时间为50ns～75ns。

一种光敏芯片，包括上述的光敏运放电路。

与现有技术相比，本发明具有以下有益的技术效果：

一种光敏二极管，设有网格结构的P+基区层，将传统的平面光敏区域设计转化为立体结构，增加了纵向PN结面积，从而在空间上拓展PN结耗尽区。则N型外延层与P+基区层界面形成的光敏PN结面积包括P+基区层的基区面积以及网格结构中的侧面面积之和，有效增加了PN结受光区域面积，提高光电转换效率。外延氧化层的厚度大于基区氧化层的厚度，则光敏基区为凹凸不平的结构，形成台阶，光线产生漫反射，降低了光敏基区由于镜面反射造成的光损失，在有限的版图尺寸内保证了较高的光电转换效率。同时，当光敏二极管工作时，激发光敏二极管的红外光源的辐射深度小于该光敏二极管的N型外延层的厚度，有效的抑制了CS结的无用光电流，避免了器件输出常高。实现缩小芯片面积、减小光敏芯片功耗、防止输出常高功能错误、提高稳定性、实现了高速光耦产品整体小型化以及可靠性的设计。

进一步的，激发光敏二极管的红外光源为铝镓砷材料发光管，N型外延层的厚度为12～14μm，在有效抑制CS结的无用光电流，有效避免器件输出常高的同时，确保器件的光电转换效率，也有效控制器件的成本。

进一步的，外延氧化层的厚度与基区氧化层的厚度的差值为3000～5000埃，可以有效形成漫反射，减少光线平面反射，从而形成更多光电流，提高光电转换效率。

进一步的，P+基区层中网格结构的间距为6～8μm，即N型外延的方孔边长为6～8μm，可使得工艺制作后耗尽层有效覆盖N型外延方孔区域，提高纵向耗尽体积，使得光子在耗尽层中激发光电流的几率明显提高，进一步增加光电效率。

一种光敏运放电路，在光敏二极管PD的输出端与第一自偏置I/V转换放大电路的输出端之间设有肖特基二极管SBD，缩短了光耦传输延迟时间，提高光敏芯片的传输速率，有效稳定工作光电流。

进一步的，肖特基二极管的正向导通电压小于过量光电流在电阻R23以及电子R24)上形成的电压之和，可以有效缩短光耦传输延迟时间，提高光敏芯片的传输速率，有效稳定工作光电流。

进一步的，肖特基二极管的铝半接触面积为(18μm×20μm)～(20μm*30μm)，该面积的选择在稳定光电流的同时，也保证了电路转换的高速可靠。

进一步的，肖特基二极管的正向导通电压小于过量光电流在电阻R23以及电阻R24上形成的电压之和，可以充分缩短光耦传输延迟时间，提高光敏芯片的传输速率，有效稳定工作光电流。

进一步的，光敏运放电路的光耦传输延迟时间为50ns～75ns，有效保证了光敏芯片的传输速率。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为现有技术中光敏二极管(PD)在耗尽层内产生光电流和耗尽层外光电流复合的示意图；

图2为现有技术中PD剖面示意图及现有技术中PD表面受光时的示意图；

图3为现有技术中光敏芯片主要线路示意图；

图4为现有技术中高速集成电路输出型光敏芯片中PD受光后实际产生的工作光电流(BC结产生)和无用光电流(CS结产生)的等效剖面图；

图5为本发明中PD剖面示意图及本发明中PD表面受光时的示意图；

图6为本发明中PD的俯视示意图；

图7为现有技术中PD受光后产生无用光电流的示意图；

图8为本发明中调整红外光源辐射深度以及N型外延层厚度后抑制无用光电流的示意图；

图9为本发明中光敏运放电路的连接示意图。

其中，1、P型衬底，2、N型外延层，3、P+基区层。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

在本发明实施例的描述中，需要说明的是，若出现术语“上”、“下”、“水平”、“内”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

此外，若出现术语“水平”，并不表示要求部件绝对水平，而是可以稍微倾斜。如“水平”仅仅是指其方向相对“竖直”而言更加水平，并不是表示该结构一定要完全水平，而是可以稍微倾斜。

在本发明实施例的描述中，还需要说明的是，除非另有明确的规定和限定，若出现术语“设置”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

下面结合附图对本发明做进一步详细描述：

对于光敏芯片，都具有大面积的光敏二极管(PD)，有时PD面积超过整体芯片面积的60％。为了达到理想的光电流，本发明采用了立体光敏区域设计方法，将传统的平面光敏区域设计转化为立体结构，增加了纵向PN结面积，从而在空间上拓展PN结耗尽区。这样设计的PN结面积为基区面积和孔四周的侧面积之和，有效的增加了PN结受光区域的面积，优选的，PN结的面积为70000μm

本发明公开的一种光敏二极管的具体结构如图5所示，包括P型衬底1，P型衬底1上沉积有N型外延层2，N型外延层上形成有P+基区层3；其中，如图6所示，P+基区层3的正投影为网格结构，并非大面积的透光钝化层结构。P+基区层3上设有基区氧化层，位于该网格结构的间隙中的N型外延层2上设有外延氧化层。同时，外延氧化层的厚度(图中区域A)与基区氧化层(图中区域B)的厚度的差值为3000～5000埃，在光敏区表面有效形成漫反射结构，减少光线平面反射，从而形成更多光电流，提高光电转换效率。由于耗尽层宽度由PN结的扩散浓度决定，当基区网格中外延方孔的边长为6～8μm时，工艺制作后耗尽层基本将方孔区域覆盖，大大的提高了纵向耗尽体积，使得光子在耗尽层中激发光电流的几率明显提高，从而增加光电效率。

如图7所示，常规光耦二极管工作时，其发光管的辐射波长为0.87μm或0.9μm，对应的硅材料(光敏芯片PD)的吸收系数分别为650cm

如图8所示，针对上述无用光电流的产生问题，本发明设计当该光敏二极管工作时，激发该光敏二极管的红外光源的辐射深度小于光敏二极管的N型外延层的厚度。硅材料对不同红外辐射波长的吸收系数见表1，优选地，激发该光敏二极管的红外光源选择铝镓砷材料发光管，其波长为0.84μm，光子入射深度为1/850cm，约11.7μm，相应的增加N型外延层的厚度到12～14μm，优选地，可以选择N型外延层的厚度为13μm，则光子只能辐射到芯片表面以下11.7μm左右的纵向深度，无法达到CS结的耗尽层，从而大大减小了CS结光电流，防止PD正偏导致输出常高的情况。因而，通过选择具有适当辐射深度的激发光源，同时根据激发光源的辐射深度调整N型衬底的厚度，使得光子深度无法达到CS结，有效的抑制了CS结无用光电流，解决了导致器件输出常高的问题。此处，发光管波长大于0.9微米后，发光管速度降低，不适用于高速光耦产品，同样，波长小于0.81微米后，在硅材料中的光电转换能力大大降低，也不实用。辐射深度不能过小，当辐射深度过小时，会光电转换效率迅速降低，同时，N型外延层也不能过厚，N型外延层过厚BC结串联电阻Rbc大大提高，降低有源器件(三极管)的转换速率，光敏电路整体传输延迟增大。因此不能单一调节入射深度或者N型外延层的厚度，而要两者同时调整，才能有效实现本发明的技术效果。

表1硅材料对不同红外辐射波长的吸收系数

注：表中λ为波长；α为吸收系数。

由图3可知，D点0.7V恒定，当无光电流时，C点为0.7V。当有光电流时，三极管T12管截止，所以D点、电阻R22、C点、电阻R18直至接地端(GND)通道导通，C点电位降低(小于0.7V)。但是光电流增大时，光电流通过电阻R23和电阻R24产生的压降过大，会强制将C点拉低到接近0V。这样会导致C点从0V返回0.7V时间过长，大大的降低了高速光耦的传输速率。所以必须对C点进行稳定性设计。

如图9所示，基于上述问题本发明设计一种光敏运放电路，包括上述的光敏二极管PD、第一自偏置I/V转换放大电路、第二自偏置I/V转换放大电路以及输出I/V转换放大电路；光敏二极管PD的正极与第一自偏置I/V转换放大电路的输入端相连，光敏二极管PD的负极与第二自偏置I/V转换放大电路的输入端相连，接收光信号，产生光电流自举工作。第二自偏置I/V转换放大电路的输出端与光敏运放电路的VCC端相连；第一自偏置I/V转换放大电路的输出端与输出I/V转换放大线路的输入端之间设有电阻R22，用于匹配光电流进行阻抗设计。

其中，第一自偏置I/V转换放大电路包括三极管T11、三极管T12、电阻R15、电阻R23、电阻R24以及电阻R18；三极管T11的基极与光敏二极管PD的正极相连，发射极接地，集电极与三极管T12的基极以及电阻R15的一端连接设置；三极管T12的集电极与该光敏运放电路的VCC端相连，三极管T12的发射极与电阻R18的一端连接；电阻R15的另一端与该光敏运放电路的VCC端相连，电阻R18的另一端接地；三极管T12的发射极与第一自偏置I/V转换放大电路的输出端相连，作为第一自偏置I/V转换放大电路的输出端。电阻R23与电阻R24串联设置，所述电阻R23的自由端与光敏二极管PD的正极相连，所述电阻R24的自由端与第一自偏置I/V转换放大电路的输出端相连；即电阻R23与电阻R24串联设置，其两端连接第一自偏置I/V转换放大电路的输入和输出；肖特基二极管SBD与电阻R23与电阻R24构成的串联电路并联设置。

由于需要稳定C点电位不低于0.35V，而A点电位为0.7V，所以在A点和C点之间设计一个肖特基二极管，肖特基二极管SBD设置在光敏二极管PD的输出端与第一自偏置I/V转换放大电路的输入端之间，肖特基二极管的正向导通电压小于过量光电流在电阻R23以及电阻R24上形成的电压之和，可有效实现控制光电流，保证器件高速稳定工作。则当工作光电流正常时，C点电位高于0.35V，SBD不开启，不影响正常工作光电流；当工作光电流增大时，C点电位低于0.35V，SBD开启，泄放多余光电流，将C点稳定在0.35V。这样无论输入端光电流的大小变化，光敏芯片均可稳定工作，保证了光敏芯片较短的高速光耦传输延迟，本发明中光敏运放电路的光耦传输延迟时间为50ns～75ns，保证了电路转换的高速可靠，满足使用指标要求。输出I/V转换放大线路由一级放大和一级转换组合，包括三极管T15、三极管T6三极管、电阻R7、电阻R8、电阻R9、电阻R10、三极管T5以及三极管T7，其中三极管T5以及三极管T7形成两个PN结电位(约导通电压为1.4V)，保证输出驱动电平。

该SBD管的设计不能面积过大，因为面积大对稳定光电流有利，但是其寄生电容会增大光电转换的延迟，经过大量的试验，在器件极限的输入条件下，测试光敏二极管PD产生的工作光电流约110μA。所以设计SBD铝半接触面积为(18μm×20μm)～(20μm*30μm)，同时对肖特基工艺优化控制，保证在110μA左右电流下VF约0.35V。该SBD的分流泄放不会对流过电阻R23和电阻R24的工作光电流产生不良影响，因为流过电阻R23和电阻R24的光电流控制了A点到C点之间的电压，当光电流小于25μA时，A点到C点之间的压差小于0.35V，SBD不能开启。所以该SBD能泄放过量的光电流，保证器件高速稳定工作。

本发明提供了一种高速光耦和集成电路输出型光敏芯片结构设计方法，减小了芯片面积，稳定光电流及工作点，提高了器件速度并且抑制了CS结无用光电流导致的输出常高问题。对以高速集成电路输出型光耦器件设计及其芯片设计均有实际的指导作用。

实施例2

本发明适用于对P型衬底-N型外延工艺高速集成电路输出型光敏芯片。其中，图5、图6以及图7的改进方式适用于1Mbit/s高速光敏芯片，图5、图6、图7以及图9的改进方式适用于5Mbit/s、10Mbit/s、15Mbit/s以及20Mbit/s的产品。

当CS结无用光电流发生时，对于1Mbit/s集成电路输出型光耦产品，其低电平电源电流(ICCL)参数指标要求小于200μA，非常容易超差指标。而这个ICCL实际就是工作光电流与无用光电流之和，通过优选发光管和光敏芯片中N型外延层的厚度，有效抑制了无用光电流产生，从而大大减小ICCL。另外对于10Mbit/s集成电路输出型光耦产品，该方法抑制无用光电流，光敏区CS结无法开启，从而防止了光敏二极管正偏，无法产生光电流，导致输出常高的问题。

当用户光耦使用时输入电流大、条件恶劣或存在干扰等原因时，均会导致光电流增大(对于10Mbit/s、15Mbit/s光耦产品)，这时产生的光电流极限达到110μA，而后级高速稳定工作需要的工作光电流约为20多μA。如果不对这些过量的光电流进行控制，会导致后级工作点偏移，出现延迟增加情况。通过图9中的设计，工作光电流通过电阻R23和电阻R24后驱动后级高速工作，当光电流过量后，在电阻R23和电阻R24通道上产生的压降增加，当光电流达到0.35V/(6.7K+6.7K)，约26μA时，电阻R23和电阻R24通道上产生的压降达到0.35V，触发SBD开启，从而过量光电流从SBD泄放，达到稳定后级工作点，保证了器件高传输速率的目的。

该发明设计方法经过多轮设计和工艺流片，结合国内设计和工艺水平，可有效满足1Mbit/s、5Mbit/s、10Mbit/s、15Mbit/s以及20Mbit/s系列集成电路输出型光耦产品的使用。

本发明主要提供了一种增加光电转换效率的设计方法以及抑制CS结光电流和泄放过量的工作光电流的结构和方法。最终实现缩小芯片面积、减小光敏芯片功耗、提高稳定性、减小传输延迟，防止输出常高功能错误、实现了高速光耦产品整体小型化、高速化、可靠性的设计。

以上仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。