降低FPGA硬件资源消耗的手写体识别网络架构实现方法

摘要

本发明公开了一种降低FPGA硬件资源消耗的手写体识别网络架构实现方法，包括以下步骤：步骤一：设计手写体识别网络模型压缩方案；步骤二：判断手写体识别网络模型压缩方案是否满足精度要求，当满足时，确定好手写体识别网络压缩模型，并进入步骤三，当不满足时返回步骤一；步骤三：设计基于FPGA的手写体识别网络压缩模型的硬件加速电路；步骤四：将手写体识别网络压缩模型的硬件加速电路分解成各个基本单元模块；步骤五：判断手写体识别网络压缩模型的硬件加速电路是否满足性能要求，当满足时，设计完成；当不满足时，返回步骤三。本发明从卷积神经网络模型压缩以及硬件电路优化设计两方面降低了资源消耗。