一种抗单粒子效应VDMOS器件的形成方法及VDMOS器件

摘要

本发明提出一种抗单粒子效应VDMOS器件的形成方法及VDMOS器件，包括：提供具有第一掺杂类型的衬底；在所述衬底的其中一个面上向外延伸生长出具有所述第一掺杂类型的外延层；在所述外延层背离所述衬底的一侧形成具有第二掺杂类型的体区、体接触区以及具有所述第一掺杂类型的源区；在所述外延层上垂直于所述衬底与所述外延层的接触面方向蚀刻形成沟槽区，所述沟槽区穿过所述体区和所述体接触区；通过具有所述第二掺杂类型的多晶硅对所述沟槽区进行填充，形成第一填充区，所述第一填充区不与所述体区和所述体接触区电性连接，通过绝缘介质填充所述沟槽区的剩余区域；本发明可大幅提高VDMOS器件的抗单粒子烧毁和抗单粒子栅穿能力。

说明书

技术领域

本发明涉及半导体抗辐射加固领域，尤其涉及一种抗单粒子效应VDMOS器件的形成方法及VDMOS器件。

背景技术

空间环境中的重离子、质子等带电粒子入射航天器电子系统中的半导体器件后，通过电离过程损失能量，并沿径迹产生大量的电子空穴对。在器件内部电场的作用下，过剩载流子被敏感节点所收集，能够诱发单粒子效应(Single Event Effect，SEE)，从而对航天电子系统的工作状态产生干扰，严重时可导致功能失效。功率VDMOS器件具有输入阻抗高、驱动能力强、安全工作区宽、控制电路简单等诸多优点，在航天器电源系统的DC/DC变换器中具有广泛应用。然而传统的VDMOS器件抗单粒子效应的效果不佳，如何有效抑制单粒子效应成为当前VDMOS器件亟需解决的一大难题。

发明内容

鉴于以上现有技术存在的问题，本发明提出一种抗单粒子效应VDMOS器件的形成方法及VDMOS器件，主要解决传统VDMOS器件抗单粒子烧毁、抗单粒子栅穿能力较差的问题。

为了实现上述目的及其他目的，本发明采用的技术方案如下。

一种抗单粒子效应VDMOS器件的形成方法，包括：

提供具有第一掺杂类型的衬底；

在所述衬底的其中一个面上向外延伸生长出具有所述第一掺杂类型的外延层；

在所述外延层背离所述衬底的一侧形成具有第二掺杂类型的体区、体接触区以及具有所述第一掺杂类型的源区；

在所述外延层上垂直于所述衬底与所述外延层的接触面方向蚀刻形成沟槽区，所述沟槽区穿过所述体区和所述体接触区；

通过具有所述第二掺杂类型的多晶硅对所述沟槽区进行填充，形成第一填充区，所述第一填充区不与所述体区和所述体接触区电性连接，通过绝缘介质填充所述沟槽区的剩余区域。

可选地，在所述外延层背离所述衬底的一侧形成具有第二掺杂类型的体区、体接触区以及具有所述第一掺杂类型的源区，包括：

在所述外延层相对的两侧分别形成包含所述体区和所述体接触区的掺杂区；

在所述外延层对应侧的所述体区的基础上形成所述源区。

可选地，在所述源区、体区以及外延层的基础上生成栅氧化层；

在所述栅氧化层的基础上生成多晶硅栅；

在所述沟槽区、体接触区、源区以及多晶硅栅的基础上生成绝缘介质层；

在所述绝缘介质层的基础上蚀刻形成露出所述源区、体接触区以及沟槽区的开窗，在所述开窗基础上生长金属接触层作为源极；

在所述衬底背离所述外延层的一侧生长金属层作为漏极。

可选地，所述外延层由所述衬底向上依次包含具有不同掺杂浓度的多层掺杂区域。

可选地，所述第一掺杂类型为N型掺杂，所述第二掺杂类型为P型掺杂；或，所述第一掺杂类型为P型掺杂，所述第二掺杂类型为N型掺杂。

可选地，所述体区位于对应侧的所述体接触区下方并与对应侧的所述体接触区连接，所述源区分别与对应侧的所述体区和所述体接触区连接。

可选地，所述第一填充区位于所述体区的下方。

可选地，通过选择性掺杂和退火形成所述体区和所述体接触区。

可选地，所述绝缘介质层包括氧化硅或氮化硅。

一种抗单粒子效应VDMOS器件，包括：

具有第一掺杂类型的衬底；

位于所述衬底的其中一个面上具有所述第一掺杂类型的外延层；

位于所述外延层背离所述衬底的一侧的具有第二掺杂类型的体区、体接触区以及具有所述第一掺杂类型的源区；

位于所述外延层上垂直于所述衬底与所述外延层的接触面方向的沟槽区，所述沟槽区穿过所述体区和所述体接触区；

位于所述沟槽区具有所述第二掺杂类型的第一填充区，所述第一填充区不与所述体区和所述体接触区电性连接；

位于所述沟槽区内用于与所述第一填充区配合完全填充所述沟槽区的绝缘介质填充区。

如上所述，本发明提出一种抗单粒子效应VDMOS器件的形成方法及VDMOS器件，具有以下有益效果。

利用沟槽区内的第一填充区掺杂类型与外延层掺杂类型不同，在第一填充区与外延层之间形成PN结，可有效抑制单粒子烧毁和单粒子栅穿效应的产生。

附图说明

图1为本发明一实施例中在N型衬底上形成N型外延层的示意图。

图2为本发明一实施例中通过选择性掺杂和退火形成P型体区和P型体接触区的示意图。

图3为本发明一实施例中选择性刻蚀形成沟槽区的示意图。

图4为本发明一实施例中采用P型多晶硅填充沟槽区的示意图。

图5为本发明一实施例中淀积氧化物填充沟槽区并平整表面的示意图。

图6为本发明一实施例中形成栅氧化层、多晶硅栅、源区和绝缘介质层的示意图。

图7为本发明一实施例中形成电极接触后的抗单粒子效应N沟道VDMOS器件结构示意图；

图8为本发明一实施例中具有不同LCD值的重离子从沟道区垂直入射后VDMOS漏端电流随时间的变化的曲线图。

图9为本发明一实施例中LCD＝1pC/μm的重离子从颈区中心位置垂直入射50ps后VDMOS栅氧化层内部的电场强度变化的曲线图。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。

需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

经发明人研究发现：由于VDMOS的源区、体区和外延层形成了寄生的双极晶体管结构，高能带电粒子入射器件中后，沿径迹产生大量的电子空穴对，在漏源电场的作用下，大量过剩载流子通过体区流向源极，从而在体区产生一定的压降。当体区的压降大于寄生双极晶体管EB结导通电压时，晶体管进入正向放大状态，源区的载流子不断注入体区并被扫向漂移区。如果VDMOS的源漏电压大于寄生双极晶体管的BVCEO，则流过晶体管的电流将在正向反馈机制的作用下进一步增大。VDMOS器件中局部点由于电流集中效应使得晶格温度急剧升高，从而导致单粒子烧毁(Sing Event Burnout，SEB)效应。此外，当重离子从VDMOS颈区入射时，在漏源电场的作用下，漂移区中产生的大量载流子向栅氧化层/硅界面聚集，从而在栅氧化层中产生附加电场。当栅氧化层中电场强度高于其本征击穿场强时，栅氧化层被局部击穿，从而诱发单粒子栅穿(Single Event Gate Rapture，SEGR)效应，导致栅极泄漏电流增加，甚至失去栅控能力。单粒子烧毁和单粒子栅穿是VDMOS器件中最重要的两类单粒子效应。与单粒子瞬态(Single Event Transient，SET)、单粒子翻转(Single EventUpset，SEU)等可恢复的单粒子效应不同，二者都会在器件内部导致不可逆的材料损伤，因此面向航天应用的VDMOS器件必须采取抗单粒子烧毁和单粒子栅穿加固措施。

请参阅图1，本发明提供一种抗单粒子效应VDMOS器件的形成方法，包括以下步骤：提供具有第一掺杂类型的衬底；在所述衬底的其中一个面上向外延伸生长出具有所述第一掺杂类型的外延层；在所述外延层背离所述衬底的一侧形成具有第二掺杂类型的体区、体接触区以及具有所述第一掺杂类型的源区；在所述外延层上垂直于所述衬底与所述外延层的接触面方向蚀刻形成沟槽区，所述沟槽区穿过所述体区和所述体接触区；通过具有所述第二掺杂类型的多晶硅对所述沟槽区进行填充，形成第一填充区，所述第一填充区不与所述体区和所述体接触区电性连接，通过绝缘介质填充所述沟槽区的剩余区域。

在一实施例中，在所述外延层相对的两侧分别形成包含所述体区和所述体接触区的掺杂区；在所述外延层对应侧的所述体区的基础上形成所述源区。

在一实施例中，进一步地，可在所述源区、体区以及外延层的基础上生成栅氧化层；在所述栅氧化层的基础上生成多晶硅栅；在所述沟槽区、体接触区、源区以及多晶硅栅的基础上生成绝缘介质层；在所述绝缘介质层的基础上蚀刻形成露出所述源区、体接触区以及沟槽区的开窗，在所述开窗基础上生长金属接触层作为源极；在所述衬底背离所述外延层的一侧生长金属层作为漏极。

在一实施例中，所述外延层由所述衬底向上依次包含具有不同掺杂浓度的多层掺杂区域。具体地，在确保VDMOS击穿电压不发生明显退化的前提下，可增加部分掺杂区域的掺杂浓度，或者增加全部掺杂区域的掺杂浓度，以降低VDMOS器件的导通电阻，根据载流子复合理论，半导体内非平衡载流子寿命与多数载流子浓度成反比。因此，高能带电粒子入射VDMOS后，沿径迹产生的过剩载流子快速复合，从而降低了流向体区和颈区的过剩载流子数量，最终抑制了单粒子烧毁和单粒子栅穿效应的产生。

在一实施例中，所述体区位于对应侧的所述体接触区下方并与对应侧的所述体接触区连接，所述源区分别与对应侧的所述体区和所述体接触区连接。

在一实施例中，所述第一掺杂类型为N型掺杂，所述第二掺杂类型为P型掺杂；或，所述第一掺杂类型为P型掺杂，所述第二掺杂类型为N型掺杂。

在一实施例中，所述绝缘介质层包括氧化硅或氮化硅。

下面以N沟道VDMOS器件的形成方法为例，具体实施流程为：

步骤一、请参阅图1，在重掺杂N型硅衬底1(电阻率0.002Ω·cm)上生长厚度为18μm的N型外延层2，从硅衬底1表面向上不同厚度区间内外延层2的掺杂浓度依次为2×10

步骤二、请参阅图2，通过选择性硼离子注入和退火形成P型体区3和P型体接触区4；

步骤三、请参阅图3，对步骤二得到的器件结构进行选择性刻蚀，形成穿过P型体区3和P型体接触区4直至N型外延层内的沟槽区5，沟槽深度11μm，宽度3μm；

步骤四、请参阅图4，利用P型多晶硅对沟槽区5进行填充，填充深度6μm，掺杂浓度1×10

步骤五、请参阅图5，可采用绝缘介质如淀积氧化物完成沟槽剩余部分填充，形成绝缘介质填充区7，并通过化学机械平坦化平整器件表面；

步骤六、请参阅图6，通过传统VDMOS制造工艺，形成栅氧化层8、多晶硅栅9、N型源区10和氧化物绝缘介质层11；

步骤七、请参阅图7，对氧化物绝缘介质层11进行选择性刻蚀形成源极金属接触窗口，并通过金属化工序，形成源极金属接触12，在衬底1背离外延层的侧面通过金属化工序形成漏极金属接触13，从而制备出具有多晶硅沟槽填充区的N沟道VDMOS结构。

图8所示为采用上述抗单粒子效应器件结构和制备方法的加固VDMOS器件和未加固常规VDMOS器件在不同线性能量沉积(Linear Charge Deposition，LCD)的重离子从沟道区垂直入射后漏端电流随时间的变化情况。由图可知，对于未加固的VDMOS器件，LCD为0.3pC/μm的重离子即可诱发单粒子烧毁，而加固后的VDMOS器件在LCD为1pC/μm的重离子入射后仍未发生烧毁。综上，本发明所述的加固结构及制备方法可显著提升VDMOS的单粒子烧毁阈值。

图9所示为采用上述抗单粒子效应器件结构和制备方法的加固VDMOS器件和未加固常规VDMOS器件在LCD＝1pC/μm的重离子从颈区中心位置垂直入射50ps后栅氧化层内部的电场强度对比。由图可知，加固后VDMOS栅氧化层内部的电场强度显著低于未加固器件，从而抑制了氧化层的局部击穿。综上，本发明所述的加固结构及制备方法可显著提升VDMOS的抗单粒子栅穿能力。

在一实施例中，本发明还提供一种抗单粒子效应VDMOS器件，其特征在于，包括：具有第一掺杂类型的衬底；位于所述衬底的其中一个面上具有所述第一掺杂类型的外延层；位于所述外延层背离所述衬底的一侧的具有第二掺杂类型的体区、体接触区以及具有所述第一掺杂类型的源区；位于所述外延层上垂直于所述衬底与所述外延层的接触面方向的沟槽区，所述沟槽区穿过所述体区和所述体接触区；位于所述沟槽区具有所述第二掺杂类型的第一填充区，所述第一填充区位于所述体区下方且所述第一填充区不与所述体区和所述体接触区电性连接；位于所述沟槽区内用于与所述第一填充区配合完全填充所述沟槽区的绝缘介质填充区。

在一实施例中，第一填充区不与体区和体接触区连接。体区位于体接触区下方并与体接触区连接；源区位于体区和体接触区之间，并分别连接体区和体接触区。在源区、体区、外延层的基础上设置有栅氧化层，栅氧化层上设置有多晶硅栅，通过绝缘介质层覆盖栅氧化层和多晶硅栅；绝缘介质层在源区设置有开窗，开窗位置设置有金属接触层与源区连接，作为源极；在衬底背离外延层的一侧设置有金属接触层作为漏极。

综上所述，本发明提出一种抗单粒子效应VDMOS器件的形成方法及VDMOS器件，第二杂质掺杂类型的多晶硅沟槽填充区与第一杂质掺杂类型硅外延层之间形成PN结。当漏源之间施加电压使该PN结反向偏置时，多晶硅沟槽填充区从反偏的PN结获得电势，从而有助于第一杂质掺杂类型硅外延层的耗尽，使漂移区能够承受更大的外加电压。因此，在确保VDMOS击穿电压不发生明显退化的前提下，可以增加或部分增加第一杂质掺杂类型硅外延层的掺杂浓度。根据载流子复合理论，半导体内非平衡载流子寿命与多数载流子浓度成反比。因此，高能带电粒子入射VDMOS后，沿径迹产生的过剩载流子快速复合，从而降低了流向体区和颈区的过剩载流子数量，最终抑制了单粒子烧毁和单粒子栅穿效应的产生；将多晶硅沟槽填充区的工艺步骤置于外延生长和体区高温推进之后，减弱了多晶硅中杂质的外扩散，因此可在不改变全流程热预算的条件下实现加固效果；外延层掺杂浓度的提升同时减小了VDMOS的导通电阻；多晶硅沟槽填充区远离VDMOS的电流传输路径，不增加元胞节距，避免了体区边缘处的电场集中现象。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。