基于FPGA测试自适应进位延时链系数调节系统及方法

摘要

本发明公开了一种基于FPGA测试自适应进位延时链系数调节系统及方法，包括模数信号转换与信号展宽电路、FPGA单元、数据处理模块，所述FPGA单元包括边缘检测模块、满时钟进位链模块、粗时钟计数模块、进位链计数模块，模数信号转换与信号展宽电路是为了适应各种电信号形式和为了适应不同的信号宽度。边缘检测模块用于对数据边缘定位，粗时钟计数模块用于对信号粗精度计数。满时钟进位链模块用于实时传输满时钟在同一条进位链传输的进位链数量，用于实时校准进位链精度数据，本发明降低了进位链测试系统中，温度以及电压对测时精度的影响，提高进位链测时精度。