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公开/公告号CN113381769A
专利类型发明专利
公开/公告日2021-09-10
原文格式PDF
申请/专利权人 华中科技大学;
申请/专利号CN202110716250.5
发明设计人 曹强;张一凡;
申请日2021-06-25
分类号H03M13/11(20060101);G06F30/34(20200101);
代理机构42201 华中科技大学专利中心;
代理人胡秋萍
地址 430074 湖北省武汉市洪山区珞喻路1037号
入库时间 2023-06-19 12:32:17
法律状态公告日
法律状态信息
法律状态
2023-02-07
授权
发明专利权授予
机译: DUT FPGA一种测试架构,具有基于FPGA的硬件加速器模块,可独立测试多个器件
机译: 基于FPGA的设计方法和装置,用于同等分割间隔
机译: 基于FPGA的伪随机序列发生器的设计方法。
机译:基于硬化的基于FPGA的SEU系统:一种新的设计方法
机译:一种基于重排首次匹配算法的新颖并行Turbo译码器存储方案
机译:安全路径:一种新兴的设计方法,用于保护FPGA IP免受被动/主动设计篡改
机译:DeMAS:一种有效的设计方法,用于为基于FPGA的系统构建近似加法器
机译:面向发展中国家的精益设计方法:一种针对发展中国家市场的基于精益市场的新颖产品设计方法,该方法可以使消费者和公司受益。
机译:一种基于FpGa的算法基于统计的定位的实时解决方案的设计
机译:针对sEU强化基于FpGa的系统:一种新的设计方法
机译:基于多项式逼近的FpGa实现数值函数发生器设计方法。