时钟生成电路和使用时钟生成电路的半导体装置

摘要

本公开涉及一种时钟生成电路和使用时钟生成电路的半导体装置。该时钟生成电路可以包括时钟接收器、第一延迟环路和第二延迟环路。时钟接收器可以接收第一时钟信号和第二时钟信号，并且生成第一接收时钟信号和第二接收时钟信号。第一延迟环路可以接收第一接收时钟信号和第二接收时钟信号，并且生成参考时钟信号。第一延迟环路可以对参考时钟信号执行延迟锁定操作以生成第一延迟锁定时钟信号。第二延迟环路可以基于第一延迟锁定时钟信号和内部时钟信号延迟第一接收时钟信号和第二接收时钟信号以生成第一内部时钟信号。

说明书

本申请要求于2020年2月27日在韩国知识产权局提交的韩国专利申请号10-2020-0024488的优先权，其全部内容通过引用并入本文。

技术领域

各个实施例总体上涉及集成电路技术，并且更具体地涉及时钟生成电路和使用时钟生成电路的半导体装置。

背景技术

电子设备包括很多电子元件。电子元件的计算机系统可以包括配置有半导体的很多半导体装置。构成计算机系统的半导体装置可以通过传输和接收时钟信号和数据来彼此通信。半导体装置可以与时钟信号同步地操作。半导体装置可以与时钟信号同步地输出或接收数据。因此，为了在半导体装置之间执行顺畅的数据通信，需要生成具有准确相位和小偏斜的时钟信号。半导体装置配备有各种时钟生成电路，以便根据时钟信号生成多相位时钟信号。例如，时钟生成电路可以包括锁相环路、延迟锁定环路等。延迟锁定环路可以包括根据数字方法来控制的数字延迟锁定环路和根据模拟方法来控制的模拟延迟锁定环路。为了在锁相环路与延迟锁定环路之间生成具有恒定相位差的多相位时钟信号而不管电压和/或过程变化如何，可以使用具有高性能的锁相环路或延迟锁定环路。然而，使用具有高性能的时钟生成电路可能不可避免地需要大量功率，这可能不符合半导体装置的低功率的技术趋势。

发明内容

在实施例中，时钟生成电路可以包括时钟接收器、第一延迟环路和第二延迟环路。时钟接收器可以被配置为接收第一时钟信号和第二时钟信号以生成第一接收时钟信号和第二接收时钟信号。第一延迟环路可以被配置为接收第一接收时钟信号和第二接收时钟信号以生成参考时钟信号。第一延迟环路可以被配置为对参考时钟信号执行延迟锁定操作以生成第一延迟锁定时钟信号。第二延迟环路可以被配置为基于第一延迟锁定时钟信号和内部时钟信号延迟第一接收时钟信号和第二接收时钟信号以生成第一内部时钟信号。

在实施例中，时钟生成电路可以包括时钟接收器、第一延迟环路和第二延迟环路。时钟接收器可以被配置为接收第一时钟信号和第二时钟信号以生成第一接收时钟信号和第二接收时钟信号。第一延迟环路可以被配置为接收第一接收时钟信号和第二接收时钟信号以生成第一参考时钟信号。第一延迟环路可以被配置为基于第一延迟锁定时钟信号和第一内部时钟信号，来延迟第一参考时钟信号以生成第一延迟锁定时钟信号。第二延迟环路可以被配置为对第一接收时钟信号和第二接收时钟信号执行延迟锁定操作以生成第一内部时钟信号。

在实施例中，半导体装置可以包括时钟接收器、第一延迟环路、第二延迟环路、命令解码器、命令延迟线、时延移位电路和选通电路。时钟接收器可以被配置为接收第一时钟信号和第二时钟信号以生成第一接收时钟信号和第二接收时钟信号。第一延迟环路可以包括单端CMOS时钟延迟线。第一延迟环路可以被配置为基于根据第一接收时钟信号和第二接收时钟信号而生成的参考时钟信号和第一延迟锁定时钟信号，来延迟参考时钟信号以生成第一延迟锁定时钟信号。第二延迟环路可以包括差分电流模式逻辑(CML)时钟延迟线。第二延迟环路可以被配置为基于第一延迟锁定时钟信号和第一内部时钟信号，来延迟第一接收时钟信号和第二接收时钟信号以生成第一内部时钟信号。命令解码器可以被配置为对命令信号进行解码以生成内部命令信号。命令延迟线可以被配置为将内部命令信号延迟与以下基本相同的时间以生成延迟命令信号：参考时钟信号通过单端CMOS时钟延迟线而被延迟所需要的持续时间。时延移位电路可以被配置为将延迟命令信号延迟与基于第一延迟锁定时钟信号的时延相对应的时间以生成同步命令信号。选通电路可以被配置为将同步命令信号与第一内部时钟信号同步以生成输出控制信号。

在实施例中，半导体装置可以包括时钟接收器、第一延迟环路、第二延迟环路、命令解码器、命令延迟线、时延移位电路和选通电路。时钟接收器可以被配置为接收第一时钟信号和第二时钟信号以生成第一接收时钟信号和第二接收时钟信号。第一延迟环路可以包括单端CMOS时钟延迟线。第一延迟环路可以被配置为基于根据第一接收时钟信号和第二接收时钟信号而生成的第一参考时钟信号和第一内部时钟信号，来延迟第一参考时钟信号以生成第一延迟锁定时钟信号。第二延迟环路可以包括差分电流模式逻辑(CML)时钟延迟线。第二延迟环路可以被配置为基于第一内部时钟信号以及根据第一接收时钟信号和第二接收时钟信号而生成的第二参考时钟信号，来延迟第一接收时钟信号和第二接收时钟信号以生成第一内部时钟信号。命令解码器可以被配置为对命令信号进行解码以生成内部命令信号。命令延迟线可以被配置为将内部命令信号延迟与以下持续时间基本相同的持续时间以生成延迟命令信号：第一参考时钟信号通过单端CMOS时钟延迟线而被延迟所需要的持续时间。时延移位电路可以被配置为将延迟命令信号延迟与基于第一内部时钟信号的时延相对应的时间以生成同步命令信号。选通电路可以被配置为将同步命令信号与第一内部时钟信号同步以生成输出控制信号。

附图说明

图1是图示根据实施例的时钟生成电路的配置的图；

图2是图示图1所示的第一延迟环路的配置的图；

图3是图示图2所示的使能控制电路的配置的图；

图4是图示图1所示的第二延迟环路的配置的图；

图5是图示图4所示的时钟分频电路的配置的图；

图6是图示图5所示的CML时钟分频器的配置的图；

图7是图示图6所示的CML时钟分频器的操作的时序图；

图8是图示图5所示的CML到CMOS转换器的配置的图；

图9是图示图8所示的第一转换器的配置的图；

图10是图示根据实施例的半导体装置的配置的图；

图11是图示根据实施例的时钟生成电路的配置的图；

图12是图示根据实施例的时钟生成电路的配置的图；

图13是图示根据实施例的半导体装置的配置的图；

图14是图示根据实施例的延迟线的配置的图；

图15是图示图14所示的粗略延迟线的配置的图；

图16是图示根据本公开的实施例的CML缓冲器1600的配置的图；以及

图17是图示根据实施例的CML复用器的配置的图。

具体实施方式

在下文中，参考附图描述实施例。

图1是图示根据实施例的时钟生成电路100的配置的图。参考图1，时钟生成电路100可以通过接收时钟信号CLK和CLKB来生成多个输出时钟信号。时钟生成电路100可以包括至少两个延迟环路。至少两个延迟环路可以具有不同特性。至少两个延迟环路可以通过分别延迟所接收的时钟信号来生成具有不同特性的输出信号。一个延迟环路可能比另一延迟环路消耗更少功率，以便延迟时钟信号。另一延迟环路可能比一个延迟环路消耗更多功率，以便延迟时钟信号。然而，另一延迟环路可能生成与一个延迟环路相比具有更高性能的输出时钟信号，并且该输出时钟信号具有准确的相位和准确的占空比。此外，另一延迟环路可以使多个输出时钟信号之间的相位偏斜最小化。一个延迟环路可以包括单端CMOS时钟延迟线。另一延迟环路可以包括差分电流模式逻辑(CML)时钟延迟线。因此，另一延迟环路可能比一个延迟环路消耗更多功率，但是执行精确的延迟操作。

时钟生成电路100可以包括时钟接收器(RX)101、第一延迟环路110和第二延迟环路120。时钟接收器101可以接收第一时钟信号CLK和第二时钟信号CLKB。时钟接收器101可以通过差分放大第一时钟信号CLK和第二时钟信号CLKB来生成第一接收时钟信号RCLK和第二接收时钟信号RCLKB。第二时钟信号CLKB可以是具有与第一时钟信号CLK的相位相反的相位的互补信号。第一时钟信号CLK和第二时钟信号CLKB可以是由包括时钟生成电路100的半导体装置的外部设备传输的系统时钟信号。在实施例中，第一时钟信号CLK和第二时钟信号CLKB可以是通过环形振荡器、锁相环路等生成的时钟信号。第二接收时钟信号RCLKB可以是具有与第一接收时钟信号RCLK的相位相反的相位的互补信号。第一接收时钟信号RCLK可以具有与第一时钟信号CLK的相位相对应的相位。第二接收时钟信号RCLKB可以具有与第二时钟信号CLKB的相位相对应的相位。

第一延迟环路110可以接收第一接收时钟信号RCLK和第二接收时钟信号RCLKB。第一延迟环路110可以通过延迟第一接收时钟信号RCLK和第二接收时钟信号RCLKB来生成第一延迟锁定时钟信号DCLK1。第一延迟环路110可以根据第一接收时钟信号RCLK和第二接收时钟信号RCLKB生成参考时钟信号，并且可以通过对参考时钟信号执行延迟锁定操作来生成第一延迟锁定时钟信号DCLK1。第一延迟环路110可以包括时钟延迟线，第一延迟环路110的时钟延迟线与第二延迟环路120的时钟延迟线相比消耗相对较少的功率量并且需要相对较低的性能，以便延迟第一接收时钟信号RCLK和第二接收时钟信号RCLKB和/或参考时钟信号。第一延迟环路110可以包括单端CMOS时钟延迟线。参考时钟信号可以被生成为单端信号。单端CMOS时钟延迟线可以包括顺序地延迟单端信号的多个CMOS延迟单元。第一延迟环路110可以基于操作模式和延迟锁定操作来控制是否激活第二延迟环路120。第一延迟环路110可以在特定条件下去激活第二延迟环路120，以便使时钟生成电路100的功耗最小化。第一延迟环路110可以基于操作模式和延迟锁定操作来生成使能信号EN2。例如，在断电模式和/或低功率模式下，当第一延迟锁定时钟信号的相位在给定范围内变化时，第一延迟环路110可以通过将使能信号EN2的状态保持为禁用状态来去激活第二延迟环路120。当第一延迟锁定时钟信号的相位变化超出给定范围时，第一延迟环路110可以通过启用使能信号EN2来激活第二延迟环路120。该给定范围可以由与第一延迟环路110的更新次数有关的阈值来定义。当用于增加第一延迟环路110的延迟量的更新连续发生该阈值次数或大于该阈值次数、或者用于减少第一延迟环路110的延迟量的更新连续发生该阈值次数或大于该阈值次数时，第一延迟环路110可以通过启用使能信号EN2来激活第二延迟环路120。当用于增加第一延迟环路110的延迟量的更新和用于减少第一延迟环路110的延迟量的更新交替地发生或者任何一个更新未连续发生与该阈值相对应的次数时，第一延迟环路110可以将使能信号EN2的状态保持为禁用状态并且去激活第二延迟环路120。

第二延迟环路120可以通过延迟第一接收时钟信号RCLK和第二接收时钟信号RCLKB来生成至少一个内部时钟信号。第二延迟环路120可以通过延迟第一接收时钟信号RCLK和第二接收时钟信号RCLKB来生成第一内部时钟信号ICLK。第二延迟环路120可以通过基于由第一延迟环路110生成的第一延迟锁定时钟信号DCLK1和第一内部时钟信号ICLK延迟第一接收时钟信号RCLK和第二接收时钟信号RCLKB来生成第一内部时钟信号ICLK。第二延迟环路120可以通过将第一延迟锁定时钟信号DCLK1和第一内部时钟信号ICLK的相位进行比较来生成具有与第一延迟锁定时钟信号DCLK1基本相同的相位的第一内部时钟信号ICLK。第二延迟环路120还可以通过延迟第一接收时钟信号RCLK和第二接收时钟信号RCLKB来生成第二内部时钟信号QCLK、第三内部时钟信号IBCLK和第四内部时钟信号QBCLK。第一至第四内部时钟信号ICLK、QCLK、IBCLK和QBCLK可以依次具有相同的相位差。第二内部时钟信号QCLK可以具有比第一内部时钟信号ICLK的相位晚90°的相位。第三内部时钟信号IBCLK可以具有比第二内部时钟信号QCLK的相位晚90°的相位。第四内部时钟信号QBCLK可以具有比第三内部时钟信号IBCLK的相位晚90°的相位。第一内部时钟信号ICLK可以具有比第四内部时钟信号QBCLK的相位晚90°的相位。第二延迟环路120可以由第一延迟环路110选择性地激活。第二延迟环路120可以接收由第一延迟环路110生成的使能信号EN2。当使能信号EN2被启用时，第二延迟环路120可以被激活以生成第一内部时钟信号ICLK。当使能信号EN2被禁用时，第二延迟环路120可以被去激活并且可能不生成第一内部时钟信号ICLK。

图2是图示图1所示的第一延迟环路110的配置的图。参考图2，第一延迟环路110可以包括第一时钟缓冲器210、第一时钟延迟线220、复制器230、第一相位检测器240和第一延迟控制电路250。第一时钟缓冲器210可以接收第一接收时钟信号RCLK和第二接收时钟信号RCLKB。第一时钟缓冲器210可以缓冲第一接收时钟信号RCLK和第二接收时钟信号RCLKB，并且可以提供所缓冲的时钟信号211作为参考时钟信号REFCLK。第一时钟延迟线220可以接收参考时钟信号REFCLK，并且可以通过延迟参考时钟信号REFCLK来生成第一延迟锁定时钟信号DCLK1。第一时钟延迟线220可以基于第一延迟控制信号DC1来延迟参考时钟信号REFCLK。第一时钟延迟线220的延迟量可以基于第一延迟控制信号DC1来改变。第一时钟延迟线220可以是单端CMOS延迟线，并且可以包括多个CMOS延迟单元。在实施例中，第一时钟延迟线220还可以包括移位寄存器电路以用于基于第一延迟控制信号DC1来改变被激活的CMOS延迟单元的数目。

复制器230可以接收第一延迟锁定时钟信号DCLK1，并且可以通过将第一延迟锁定时钟信号DCLK1延迟建模延迟时间，来生成反馈时钟信号FBCLK。复制器230可以被设计为具有给定延迟量。复制器230可以对时钟路径进行建模，时钟信号CLK和CLKB沿着该时钟路径被传输通过时钟生成电路100和/或包括时钟生成电路100的半导体装置的内部电路。复制器230可以具有与如下延迟时间相对应的延迟量，该延迟时间对包括时钟生成电路100的半导体装置的时钟路径有贡献。

第一相位检测器240可以接收参考时钟信号REFCLK和反馈时钟信号FBCLK。第一相位检测器240可以通过将参考时钟信号REFCLK和反馈时钟信号FBCLK的相位进行比较来生成第一相位检测信号PD1。第一相位检测器240可以通过检测参考时钟信号REFCLK的相位是早于还是晚于反馈时钟信号FBCLK的相位，来改变第一相位检测信号PD1的逻辑电平。例如，当参考时钟信号REFCLK的相位早于反馈时钟信号FBCLK的相位时，第一相位检测器240可以生成具有逻辑高电平的第一相位检测信号PD1。当参考时钟信号REFCLK的相位晚于反馈时钟信号FBCLK的相位时，第一相位检测器240可以生成具有逻辑低电平的第一相位检测信号PD1。

第一延迟控制电路250可以接收由第一相位检测器240生成的第一相位检测信号PDl。第一延迟控制电路250可以基于第一相位检测信号PDl生成第一延迟控制信号DCl。第一延迟控制信号DC1可以是用于改变第一时钟延迟线220的延迟量的更新信号。第一延迟控制信号DC1可以包括相位增加信号INC和相位减少信号DEC。相位增加信号INC可以是用于增加第一时钟延迟线220的延迟量的信号。相位增加信号INC可以是用于增加激活的CMOS延迟单元的数目的信号。相位减少信号DEC可以是用于减少第一时钟延迟线220的延迟量的信号。相位减少信号DEC可以是用于减少激活的CMOS延迟单元的数目的信号。第一延迟控制电路250可以基于第一相位检测信号PD1生成相位增加信号INC和相位减少信号DEC，直到参考时钟信号REFCLK和反馈时钟信号FBCLK的相位变得基本相同。当交替生成相位增加信号INC和相位减少信号DEC时，第一延迟控制电路250可以确定参考时钟信号REFCLK和反馈时钟信号FBCLK的相位已经匹配，并且可以通过生成锁定信号来固定第一时钟延迟线220的延迟量。在实施例中，第一延迟控制电路250可以包括滤波器。该滤波器可以包括平均滤波器和滑动平均滤波器之一。例如，当具有逻辑高电平的第一相位检测信号PD1被连续生成与阈值相对应的次数时，滤波器可以生成相位增加信号INC。当具有逻辑低电平的第一相位检测信号PD1被连续生成与阈值相对应的次数时，滤波器可以生成相位减少信号DEC。当具有逻辑高电平的第一相位检测信号PD1被生成的次数与具有逻辑低电平的第一相位检测信号PD1被生成的次数之间的差与阈值相对应时，滤波器可以生成相位增加信号INC和相位减少信号DEC中的一个。

第一延迟环路110还可以包括时钟分频器260。时钟分频器260可以耦合在第一时钟缓冲器210与第一时钟延迟线220之间。时钟分频器260可以对由时钟缓冲器210输出的、所缓冲的时钟信号211的频率进行分频，并且可以提供分频时钟信号作为参考时钟信号REFCLK。例如，时钟分频器260可以通过对所缓冲的时钟信号211进行分频来生成参考时钟信号REFCLK，该参考时钟信号REFCLK具有比第一接收时钟信号RCLK和第二接收时钟信号RCLKB更低的频率和更长的周期。

第一延迟环路110还可以包括使能控制电路270。使能控制电路270可以通过接收第一延迟控制信号DCl和断电信号PWRD来生成使能信号EN2。断电信号PWRD可以是指示时钟生成电路100和/或包括时钟生成电路100的半导体装置以断电模式和/或低功率模式操作的信号。当半导体装置以断电模式和/或低功率模式操作时，断电信号PWRD可以被启用。在断电信号PWRD已被禁用的情况下，即，当半导体装置不以断电模式和/或低功率模式操作时，使能控制电路270可以启用使能信号EN2而不管第一延迟控制信号DC1如何。在断电信号PWRD已被启用的情况下，使能控制电路270可以基于第一延迟控制信号DC1选择性地启用使能信号EN2。在断电信号PWRD已被启用的情况下，当参考时钟信号REFCLK与反馈时钟信号FBCLK之间的相位差不大时，使能控制电路270可以将使能信号EN2的状态保持为禁用状态。当参考时钟信号REFCLK与反馈时钟信号FBCLK之间的相位差在给定范围内时，使能控制电路270可以将使能信号EN2的状态保持为禁用状态。相反，当参考时钟信号REFCLK与反馈时钟信号FBCLK之间的相位差增加时，使能控制电路270可以启用使能信号EN2。当参考时钟信号REFCLK与反馈时钟信号FBCLK之间的相位差在给定范围之外时，使能控制电路270可以启用使能信号EN2。

图3是图示图2所示的使能控制电路270的配置的图。参考图3，使能控制电路270可以包括升降计数器310、反相器321、第一OR门331、第二OR门332和第三OR门333。升降计数器310可以接收第一延迟控制信号DC1并且对第一延迟控制信号DC1进行计数。升降计数器310可以通过对第一延迟控制信号DC1进行计数来生成最大信号MAX和最小信号MIN。升降计数器310可以通过分别对相位增加信号INC和相位减少信号DEC进行计数来生成最大信号MAX和最小信号MIN。当相位增加信号INC和相位减少信号DEC中的一个被连续计数了与阈值相对应的次数时，升降计数器310可以生成各自具有逻辑高电平的最大信号MAX和最小信号MIN。当相位增加信号INC和相位减少信号DEC中的一个未被连续生成与阈值相对应的次数时，升降计数器310可以将最大信号MAX和最小信号MIN中的每个电平保持为逻辑低电平。例如，假定阈值为4，当相位增加信号INC和相位减少信号DEC中的一个被连续生成四次时，升降计数器310可以生成各自具有逻辑高电平的最大信号MAX和最小信号MIN。当相位增加信号INC和相位减少信号DEC被交替生成时，升降计数器310可以将最大信号MAX和最小信号MIN的每个电平保持为逻辑低电平。升降计数器310可以接收断电信号PWRD。升降计数器310可以基于断电信号PWRD被选择性地激活。在断电信号PWRD已被禁用的情况下，升降计数器310可以被去激活。当断电信号PWRD被启用时，升降计数器310可以被激活以执行计数操作。

反相器321可以接收断电信号PWRD并且通过使断电信号PWRD反相来输出反相断电信号。第一OR门331可以接收最大信号MAX和反相器321的输出信号。当最大信号MAX和反相器321的输出信号中的任何一个具有逻辑高电平时，第一OR门331可以输出具有逻辑高电平的信号。第二OR门332可以接收最小信号MIN和反相器321的输出信号。当最小信号MIN和反相器321的输出信号中的任何一个具有逻辑高电平时，第二OR门332可以输出具有逻辑高电平的信号。第三OR门333可以接收第一OR门331或第二OR门332的输出信号，并且输出使能信号EN2。当第一OR门331或第二OR门332的输出信号中的任何一个具有逻辑高电平时，第三OR门333可以将使能信号EN2的逻辑电平启用为逻辑高电平。

图4是图示图1所示的第二延迟环路120的配置的图。参考图4，第二延迟环路120可以包括第二时钟延迟线410、时钟分频电路420、第二相位检测器430和第二延迟控制电路440。第二时钟延迟线410可以通过接收第一接收时钟信号RCLK和第二接收时钟信号RCLKB，来生成第二延迟锁定时钟信号DCLK2和互补第二延迟锁定时钟信号DCLK2B。第二时钟延迟线410可以延迟第一接收时钟信号RCLK和第二接收时钟信号RCLKB，并且提供延迟时钟信号411和412作为第二延迟锁定时钟信号DCLK2和互补第二延迟锁定时钟信号DCLK2B。第二时钟延迟线410可以接收第二延迟控制信号DC2，并且基于第二延迟控制信号DC2来延迟第一接收时钟信号RCLK和第二接收时钟信号RCLKB。第二时钟延迟线410的延迟量可以基于第二延迟控制信号DC2来改变。第二时钟延迟线410可以是差分CML延迟线，并且可以包括多个CML延迟单元410-1、410-2、410-3、……、和410-n。多个CML延迟单元410-1、410-2、410-3、……、和410-n可以顺序地串联耦合。多个CML延迟单元410-1、410-2、410-3、……、和410-n可以通过差分放大输入时钟信号来生成具有相反相位的输出时钟信号。多个CML延迟单元410-1、410-2、410-3、……、和410-n中的至少一个可以接收使能信号EN2(未示出)。例如，位于多个CML延迟单元410-1、410-2、410-3、……、和410-n中的最前面并且接收第一接收时钟信号RCLK和第二接收时钟信号RCLKB的CML延迟单元410-1可以接收使能信号EN2。CML延迟单元410-1可以基于使能信号EN2被选择性地激活。当使能信号EN2被启用时，CML延迟单元410-1可以被激活，使得通过第二时钟延迟线410生成第二延迟锁定时钟信号DCLK2和互补第二延迟锁定时钟信号DCLK2B。

时钟分频电路420可以接收第二延迟锁定时钟信号DCLK2和互补第二延迟锁定时钟信号DCLK2B。时钟分频电路420可以通过对第二延迟锁定时钟信号DCLK2和互补第二延迟锁定时钟信号DCLK2B的频率进行分频，来生成至少第一内部时钟信号ICLK、第二内部时钟信号QCLK、第三内部时钟信号IBCLK和第四内部时钟信号QBCLK。时钟分频电路420可以以CML电压电平对第二延迟锁定时钟信号DCLK2和互补第二延迟锁定时钟信号DCLK2B的频率进行分频。时钟分频电路420可以将分频后的时钟信号的电压电平转换为CMOS电压电平，并且输出第一内部时钟信号ICLK、第二内部时钟信号QCLK、第三内部时钟信号IBCLK和第四内部时钟信号QBCLK。CML电压电平可以表示受限的电压电平。由时钟分频电路420分频的时钟信号可以以受限的电压电平摆动。CMOS电压电平可以表示不受限的电压电平。第一至第四内部时钟信号ICLK、QCLK、IBCLK和QBCLK可以基本上完全摆动。

第二相位检测器430可以接收第一内部时钟信号ICLK，并且接收由第一延迟环路110生成的第一延迟锁定时钟信号DCLK1。第二相位检测器430可以通过将第一内部时钟信号ICLK和第一延迟锁定时钟信号DCLK1的相位进行比较，来生成第二相位检测信号PD2。第二相位检测器430可以具有与图2所示的第一相位检测器240基本相同的配置。第二相位检测器430可以基于第一内部时钟信号ICLK的相位是早于还是晚于第一延迟锁定时钟信号DCLK1的相位，来改变第二相位检测信号PD2的逻辑电平。第二相位检测器430可以接收使能信号EN2。第二相位检测器430可以基于使能信号EN2被选择性地激活。当使能信号EN2被启用时，第二相位检测器430可以被激活以执行相位检测操作。当使能信号EN2被禁用时，第二相位检测器430可以不执行相位检测操作。

第二延迟控制电路440可以接收第二相位检测信号PD2，并且基于第二相位检测信号PD2生成第二延迟控制信号DC2。第二延迟控制信号DC2可以是用于改变第二时钟延迟线410的延迟量的更新信号。第二延迟控制电路440可以以各种方式生成第二延迟控制信号DC2并且改变第二时钟延迟线410的延迟量。在实施例中，第二延迟控制电路440可以执行与第一延迟控制电路250相似的功能。类似于第一延迟控制信号DC1，第二延迟控制信号DC2可以包括相位增加信号和相位减少信号。第二时钟延迟线410可以在接收到相位增加信号时增加所激活的延迟单元的数目，并且可以在接收到相位减少信号时减少所激活的延迟单元的数目。在实施例中，第二延迟控制电路440可以包括电荷泵，并且可以通过电荷泵生成第二延迟控制信号DC2，即，模拟电压。第二延迟控制信号DC2可以被输入到构成第二时钟延迟线410的多个CML延迟单元410-1、410-2、410-3、……、和410-n，并且可以通过调节多个CML延迟单元410-1、410-2、410-3、……、和410-n的电流量，来调节第二时钟延迟线410的延迟量。在实施例中，第二延迟控制电路440还可以包括模数转换器，并且可以通过将基于第二相位检测信号PD2而生成的模拟电压转换为数字信号来生成第二延迟控制信号DC2。第二延迟控制信号DC2可以被输入到构成第二时钟延迟线410的多个CML延迟单元410-1、410-2、410-3、……、和410-n，并且可以通过调节多个CML延迟单元410-1、410-2、410-3、……、和410-n的电流量，来调节第二时钟延迟线410的延迟量。第二延迟控制电路440可以接收使能信号EN2。第二延迟控制电路440可以基于使能信号EN2被选择性地激活。当使能信号EN2被启用时，第二延迟控制电路440可以被激活以生成第二延迟控制信号DC2。当使能信号EN2被禁用时，第二延迟控制电路440可以被去激活，并且可以不生成第二延迟控制信号DC2。

第二延迟环路120还可以包括第二时钟缓冲器450。第二时钟缓冲器450可以缓冲第一接收时钟信号RCLK和第二接收时钟信号RCLKB，并且可以将所缓冲的时钟信号451和452提供给第二时钟延迟线410。缓冲的时钟信号451和452可以是具有相反相位的差分信号。可以修改第二时钟延迟线410以通过延迟由第二时钟缓冲器450输出的缓冲的时钟信号451和452，来生成第二延迟锁定时钟信号DCLK2和互补第二延迟锁定时钟信号DCLK2B。第二时钟缓冲器450可以接收使能信号EN2。如果第二时钟缓冲器450被配置为接收使能信号EN2，则构成第二时钟延迟线410的多个CML延迟单元410-1、410-2、410-3、……、和410-n中的至少一个可以不接收使能信号EN2。即，CML延迟单元410-1可以被设计为不接收使能信号EN2。第二时钟缓冲器450可以基于使能信号EN2被选择性地激活。当使能信号EN2被启用时，第二时钟缓冲器450可以将所缓冲的时钟信号451和452提供给第二时钟延迟线410。当使能信号EN2被禁用时，第二时钟缓冲器450可以阻止所缓冲的时钟信号451和452输出到第二时钟延迟线410。

第二延迟环路120还可以包括占空比校正器460。占空比校正器460可以耦合在第二时钟延迟线410与时钟分频电路420之间。占空比校正器460可以接收由第二时钟延迟线410延迟的时钟信号411和412，并且可以通过校正延迟时钟信号411和412的占空比，来生成第二延迟锁定时钟信号DCLK2和互补第二延迟锁定时钟信号DCLK2B。例如，占空比校正器460可以检测由第二时钟延迟线410输出的延迟时钟信号411和412的占空比，并且可以通过基于检测到的占空比来校正第二延迟锁定时钟信号DCLK2和互补第二延迟锁定时钟信号DCLK2B的占空比，以生成占空比为50比50的第二延迟锁定时钟信号DCLK2和互补第二延迟锁定时钟信号DCLK2B。占空比校正器460可以使用任何公知的占空比校正电路来实现。

第二延迟环路120还可以包括虚设电路470。虚设电路470可以耦合到从其中输出第二内部时钟信号QCLK、第三内部时钟信号IBCLK和第四内部时钟信号QBCLK的节点。虚设电路470可以对第二相位检测器430建模。从其中输出第一内部时钟信号ICLK的节点可以耦合到第二相位检测器430。因此，从其中输出第一内部时钟信号ICLK的节点可能受第二相位检测器430的负载影响。第二延迟环路120将对第二相位检测器430建模的虚设电路470耦合到从其中输出第二至第四内部时钟信号QCLK、IBCLK和QBCLK的节点，使得第一至第四内部时钟信号ICLK、QCLK、IBCLK和QBCLK具有恒定的相位差，并且允许基本相同的负载影响从其中输出第一至第四内部时钟信号ICLK、QCLK、IBCLK和QBCLK的节点。

图5是图示图4所示的时钟分频电路420的配置的图。参考图5，时钟分频电路420可以包括CML时钟分频器510和CML到CMOS转换器520。CML时钟分频器510可以通过接收第二延迟锁定时钟信号DCLK2和互补第二延迟锁定时钟信号DCLK2B，来生成第一分频时钟信号ICLKD、第二分频时钟信号QCLKD、第三分频时钟信号IBCLKD和第四分频时钟信号QBCLKD。CML时钟分频器510可以使用第二延迟锁定时钟信号DCLK2、互补第二延迟锁定时钟信号DCLK2B、第二分频时钟信号QCLKD和第四分频时钟信号QBCLKD，来生成第一分频时钟信号ICLKD和第三分频时钟信号IBCLKD。CML时钟分频器510可以使用第二延迟锁定时钟信号DCLK2、互补第二延迟锁定时钟信号DCLK2B、第一分频时钟信号ICLKD和第三分频时钟信号IBCLKD，来生成第二分频时钟信号QCLKD和第四分频时钟信号QBCLKD。CML时钟分频器510可以生成各自具有CML电压电平的第一至第四分频时钟信号ICLKD、QCLKD、IBCLKD和QBCLKD。例如，当CML时钟分频器510通过接收具有较高电压电平的高功率电压和具有较低电压电平的低功率电压而进行操作时，第一至第四分频时钟信号ICLKD、QCLKD、IBCLKD和QBCLKD各自可能具有摆动宽度，该摆动宽度小于高电源电压与低电源电压之间的电平差。由于CML时钟分频器510生成各自具有CML电压电平的第一至第四分频时钟信号ICLKD、QCLKD、IBCLKD和QBCLKD，因此CML时钟分频器510可以执行快速且准确的分频操作，并且使第一至第四分频时钟信号ICLKD、QCLKD、IBCLKD和QBCLKD之间的相位偏斜最小化。

CML-CMOS转换器520可以通过接收第一至第四分频时钟信号ICLKD、QCLKD、IBCLKD和QBCLKD，来生成第一至第四内部时钟信号ICLK、QCLK、IBCLK和QBCLK。CML到CMOS转换器520可以通过将第一至第四分频时钟信号ICLKD、QCLKD、IBCLKD和QBCLKD的各自摆动宽度从CML电压电平转换为CMOS电压电平，来生成第一至第四内部时钟信号ICLK、QCLK、IBCLK和QBCLK。CML到CMOS转换器520可以根据各自以CML电压电平受限摆动的第一至第四分频时钟信号ICLKD、QCLKD、IBCLKD和QBCLKD，来生成各自以CMOS电压电平完全摆动的第一至第四内部时钟信号ICLK、QCLK、IBCLK和QBCLK。第一内部时钟信号ICLK可以具有与第一分频时钟信号ICLKD相对应的相位。第二内部时钟信号QCLK可以具有与第二分频时钟信号QCLKD相对应的相位。第三内部时钟信号IBCLK可以具有与第三分频时钟信号IBCLKD相对应的相位。第四内部时钟信号QBCLK可以具有与第四分频时钟信号QBCLKD相对应的相位。CML到CMOS转换器520可以基于第一分频时钟信号ICLKD和第三分频时钟信号IBCLKD生成第一内部时钟信号ICLK和第三内部时钟信号IBCLK，并且可以基于第二分频时钟信号QCLKD和第四分频时钟信号QBCLKD生成第二内部时钟信号QCLK和第四内部时钟信号QBCLK。

图6是图示图5所示的CML时钟分频器510的配置的图。参考图6，CML时钟分频器510可以包括第一分频器610和第二分频器620。第一分频器610可以包括第一电平移位电路611和第一电平保持电路612。第一电平移位电路611可以基于第二延迟锁定时钟信号DCLK2、第二分频时钟信号QCLKD和第四分频时钟信号QBCLKD，来改变第一分频时钟信号ICLKD和第三分频时钟信号IBCLKD的逻辑电平。第一电平保持电路612可以基于互补第二延迟锁定时钟信号DCLK2B、第一分频时钟信号ICLKD和第三分频时钟信号IBCLKD，来保持第一分频时钟信号ICLKD和第三分频时钟信号IBCLKD的逻辑电平。

第一电平移位电路611可以包括第一晶体管T11、第二晶体管T12和第三晶体管T13。第一至第三晶体管T11、T12和T13可以是N沟道MOS晶体管。第一晶体管T11可以具有被输入第二延迟锁定时钟信号DCLK2的栅极，并且可以具有通过电流源S11耦合到端子601的源极，低功率电压被供应到端子601。第二晶体管T12可以具有被输入第二分频时钟信号QCLKD的栅极，可以具有耦合到第一输出节点ON11的漏极，并且可以具有耦合到第一晶体管T11的漏极的源极。第一分频时钟信号ICLKD可以通过第一输出节点ON11输出。第三晶体管T13可以具有被输入第四分频时钟信号QBCLKD的栅极，可以具有耦合到第二输出节点ON12的漏极，并且可以具有耦合到第一晶体管T11的漏极的源极。第三分频时钟信号IBCLKD可以通过第二输出节点ON12输出。第一电阻器R11可以耦合在第一输出节点ON11与被供应高功率电压的端子602之间。第二电阻器R12可以耦合在第二输出节点ON12与被供应高功率电压的端子602之间。第一电阻器R11和第二电阻器R12可以具有基本相同的电阻值。高功率电压可以具有比低功率电压更高的电压电平。

第一电平保持电路612可以包括第四晶体管T14、第五晶体管T15和第六晶体管T16。第四至第六晶体管T14、T15和T16可以是N沟道MOS晶体管。第四晶体管T14可以具有被输入互补第二延迟锁定时钟信号DCLK2B的栅极，并且可以具有通过电流源S11耦合到端子601的源极，低功率电压被供应到端子601。第五晶体管T15可以具有耦合到第二输出节点ON12的栅极，可以具有耦合到第一输出节点ON11的漏极，并且可以具有耦合到第四晶体管T14的漏极的源极。第六晶体管T16可以具有耦合到第一输出节点ON11的栅极，可以具有耦合到第二输出节点ON12的漏极，并且可以具有耦合到第四晶体管T14的漏极的源极。

第二分频器620可以包括第二电平移位电路621和第二电平保持电路622。第二电平移位电路621可以基于互补第二延迟锁定时钟信号DCLK2B、第一分频时钟信号ICLKD和第三分频时钟信号IBCLKD，来改变第二分频时钟信号QCLKD和第四分频时钟信号QBCLKD的逻辑电平。第二电平保持电路622可以基于第二延迟锁定时钟信号DCLK2、第二分频时钟信号QCLKD和第四分频时钟信号QBCLKD，来保持第二分频时钟信号QCLKD和第四分频时钟信号QBCLKD的逻辑电平。

第二电平移位电路621可以包括第一晶体管T21、第二晶体管T22和第三晶体管T23。第一至第三晶体管T21、T22和T23可以是N沟道MOS晶体管。第一晶体管T21可以具有被输入互补第二延迟锁定时钟信号DCLK2B的栅极，并且可以具有通过电流源S21耦合到端子601的源极，低功率电压被供应到端子601。第二晶体管T22可以具有被输入第三分频时钟信号IBCLKD的栅极，可以具有耦合到第三输出节点ON21的漏极，并且可以具有耦合到第一晶体管T21的漏极的源极。第二分频时钟信号QCLKD可以通过第三输出节点ON21输出。第三晶体管T23可以具有被输入第一分频时钟信号ICLKD的栅极，可以具有耦合到第四输出节点ON22的漏极，并且可以具有耦合到第一晶体管T21的漏极的源极。第四分频时钟信号QBCLKD可以通过第四输出节点ON22输出。第一电阻器R21可以耦合在第三输出节点ON21与被供应高功率电压的端子602之间。第二电阻器R22可以耦合在第四输出节点ON22与被供应高功率电压的端子602之间。第一电阻器R21和第二电阻器R22可以具有基本相同的电阻值。

第二电平保持电路622可以包括第四晶体管T24、第五晶体管T25和第六晶体管T26。第四和第六晶体管T24、T25和T26可以是N沟道MOS晶体管。第四晶体管T24可以具有被输入第二延迟锁定时钟信号DCLK2的栅极，并且可以具有通过电流源S21耦合到端子601的源极，低功率电压被供应到端子601。第五晶体管T25可以具有耦合到第四输出节点ON22的栅极，可以具有耦合到第三输出节点ON21的漏极，并且可以具有耦合到第四晶体管T24的漏极的源极。第六晶体管T26可以具有耦合到第三输出节点ON21的栅极，可以具有耦合到第四输出节点ON22的漏极，并且可以具有耦合到第四晶体管T24的漏极的源极。

图7是图示图6所示的CML时钟分频器510的操作的时序图。下面参考图6和图7描述根据实施例的CML时钟分频器510的操作。在T1处，当第二延迟锁定时钟信号DCLK2的逻辑电平转变为逻辑高电平时，第一分频器610的第一晶体管T11可以导通并且其第四晶体管T14可以截止。第一输出节点ON11的电压电平可以变得高于第二输出节点ON12的电压电平，这是因为第二分频时钟信号QCLKD具有逻辑低电平并且第四分频时钟信号QBCLKD具有逻辑高电平。因此，具有逻辑高电平的第一分频时钟信号ICLKD可以从第一输出节点ON11输出，并且具有逻辑低电平的第三分频时钟信号IBCLKD可以从第二输出节点ON12输出。

在T2处，当互补第二延迟锁定时钟信号DCLK2B的逻辑电平转变为逻辑高电平时，第一分频器610的第四晶体管T14可以导通并且其第一晶体管T11可以截止。流过第六晶体管T16的电流量可以变得大于流过第五晶体管T15的电流量，这是因为第五晶体管T15的栅极耦合到第二输出节点ON12并且第六晶体管T16的栅极耦合到第一输出节点ON11。因此，耦合到第五晶体管T15的漏极的第一输出节点ON11的逻辑电平可以保持为逻辑高电平。第一分频时钟信号ICLKD可以保持逻辑高电平。耦合到第六晶体管T16的漏极的第二输出节点ON12的逻辑电平可以保持为逻辑低电平。第三分频时钟信号IBCLKD可以保持逻辑低电平。当互补第二延迟锁定时钟信号DCLK2B的逻辑电平转变为逻辑高电平时，第二分频器620的第一晶体管T21可以导通并且其第四晶体管T24可以截止。第三输出节点ON21的电压电平可以变得高于第四输出节点ON22的电压电平，这是因为第三分频时钟信号QCLKD具有逻辑低电平并且第一分频时钟信号ICLKD具有逻辑高电平。因此，具有逻辑高电平的第二分频时钟信号QCLKD可以从第三输出节点ON21输出，并且具有逻辑低电平的第四分频时钟信号QBCLKD可以从第四输出节点ON22输出。

在T3处，当第二延迟锁定时钟信号DCLK2的逻辑电平再次转变为逻辑高电平时，第一分频器610的第一晶体管T11可以再次导通并且其第四晶体管T14可以再次截止。第二输出节点ON12的电压电平可以变得高于第一输出节点ON11的电压电平，这是因为第二分频时钟信号QCLKD的逻辑电平已转变为逻辑高电平并且第四分频时钟信号QBCLKD的逻辑电平已转变为逻辑低电平。因此，具有逻辑低电平的第一分频时钟信号ICLKD可以通过第一输出节点ON11输出，并且具有逻辑高电平的第三分频时钟信号IBCLKD可以通过第二输出节点ON12输出。此时，第二分频器620的第四晶体管T24可以导通，并且其第一晶体管T21可以截止。流过第六晶体管T26的电流量可以变得大于流过第五晶体管T25的电流量，这是因为第五晶体管T25的栅极耦合到第四输出节点ON22并且第六晶体管T26的栅极耦合到第三输出节点ON21。因此，耦合到第五晶体管T25的漏极的第三输出节点ON21的逻辑电平可以保持为逻辑高电平，并且第二分频时钟信号QCLKD可以保持逻辑高电平。耦合到第六晶体管T26的漏极的第四输出节点ON22的逻辑电平可以保持为逻辑低电平，并且第四分频时钟信号QBCLKD可以保持逻辑低电平。

在T4处，当互补第二延迟锁定时钟信号DCLK2B的逻辑电平再次转变为逻辑高电平时，第一分频器610的第四晶体管T14可以导通并且其第一晶体管T11可以截止。流过第五晶体管T15的电流量可以变得大于流过第六晶体管T16的电流量，这是因为第五晶体管T15的栅极耦合到第二输出节点ON12并且第六晶体管T16的栅极耦合到第一输出节点ON11。因此，耦合到第五晶体管T15的漏极的第一输出节点ON11的逻辑电平可以保持为逻辑低电平，并且第一分频时钟信号ICLKD可以保持逻辑低电平。耦合到第六晶体管T16的漏极的第二输出节点ON12的逻辑电平可以保持为逻辑高电平，并且第三分频时钟信号IBCLKD可以保持逻辑高电平。当互补第二延迟锁定时钟信号DCLK2B的逻辑电平转变为逻辑高电平时，第二分频器620的第一晶体管T21可以导通并且其第四晶体管T24可以截止。第四输出节点ON22的电压电平可以变得高于第三输出节点ON21的电压电平，这是因为第三分频时钟信号IBCLKD具有逻辑高电平并且第一分频时钟信号ICLKD具有逻辑低电平。因此，具有逻辑低电平的第二分频时钟信号QCLKD可以从第三输出节点ON21输出，并且具有逻辑高电平的第四分频时钟信号QBCLKD可以从第四输出节点ON22输出。此后，每当第二延迟锁定时钟信号DCLK2和互补第二延迟锁定时钟信号DCLK2B的逻辑电平各自转变为逻辑高电平时，第一至第四分频时钟信号ICLKD、QCLKD、IBCLKD和QBCLKD的逻辑电平被转变或保持。因此，可以生成每个第一至第四分频时钟信号ICKD、QCLKD、IBCLKD和QBCLKD，它们各自具有比第二延迟锁定时钟信号DCLK2和互补第二延迟锁定时钟信号DCLK2B更低的频率和更长的周期。

图8是图示图5所示的CML到CMOS转换器520的配置的图。参考图8，CML到CMOS转换器520可以包括第一转换器810、第二转换器820、第三转换器830和第四转换器840。第一至第四转换器810、820、830和840中的每个转换器可以接收各自以CML电平摆动的两个时钟信号，并且可以输出以CMOS电平摆动的单个时钟信号。第一转换器810可以通过接收第一分频时钟信号ICLKD和第三分频时钟信号IBCLKD来生成第一内部时钟信号ICLK。第一转换器810可以通过检测第一分频时钟信号ICLKD的相位并且将其放大到第三分频时钟信号IBCLKD的相位，来生成第一内部时钟信号ICLK。第一转换器810可以生成具有与第一分频时钟信号ICLKD基本相同的相位的第一内部时钟信号ICLK，并且第一内部时钟信号ICLK具有与第一分频时钟信号ICLKD相比更大的幅度。第二转换器820可以通过接收第二分频时钟信号QCLKD和第四分频时钟信号QBCLKD，来生成第二内部时钟信号QCLK。第二转换器820可以通过检测第二放大时钟信号QCLKD的相位并且将其放大到第四分频时钟信号QBCLKD的相位，来生成第二内部时钟信号QCLK。第二转换器820可以生成具有与第二分频时钟信号QCLKD基本相同的相位的第二内部时钟信号QCLK，并且第二内部时钟信号QCLK具有与第二分频时钟信号QCLKD相比更大的幅度。第三转换器830可以通过接收第三分频时钟信号IBCLKD和第一分频时钟信号ICLKD来生成第三内部时钟信号IBCLK。第三转换器830可以通过检测第三分频时钟信号IBCLKD的相位并且将其放大到第一分频时钟信号ICLKD的相位，来生成第三内部时钟信号IBCLK。第三转换器830可以生成具有与第三分频时钟信号IBCLKD基本相同的相位的第三内部时钟信号IBCLK，并且第三内部时钟信号IBCLK具有与第三分频时钟信号IBCLKD相比更大的幅度。第四转换器840可以通过接收第四分频时钟信号QBCLKD和第二分频时钟信号QCLKD来生成第四内部时钟信号QBCLK。第四转换器840可以通过检测第四分频时钟信号QBCLKD的相位并且将其放大到第二分频时钟信号QCLKD的相位，来生成第四内部时钟信号QBCLK。第四转换器840可以生成具有与第四分频时钟信号QBCLKD基本相同的相位的第四内部时钟信号QBCLK，并且第三内部时钟信号IBCLK具有与第四分频时钟信号QBCLKD相比更大的幅度。

图9是图示图8所示的第一转换器810的配置的图。参考图9，第一转换器810可以包括第一晶体管T31、第二晶体管T32、第三晶体管T33、第四晶体管T34、第五晶体管T35、第六晶体管T36、第七晶体管T37和反相器IV。第一晶体管T31、第二晶体管T32、第五晶体管T35和第七晶体管T37可以是N沟道MOS晶体管。第三晶体管T33、第四晶体管T34和第六晶体管T36可以是P沟道MOS晶体管。第一至第五晶体管T31、T32、T33、T34和T35可以形成CMOS缓冲器结构。第一晶体管T31可以耦合在负输出节点NO与被供应低功率电压的端子901之间，并且可以具有被输入第一分频时钟信号ICLKD的栅极。第二晶体管T32可以耦合在正输出节点PO与被供应低功率电压的端子901之间，并且可以具有被输入第三分频时钟信号IBCLKD的栅极。第三晶体管T33可以耦合在负输出节点NO与被供应高功率电压的端子902之间。第四晶体管T34可以耦合在正输出节点PO与被供应高功率电压的端子902之间。第四晶体管T34的栅极与第三晶体管T33的栅极一起可以耦合到负输出节点NO。第三晶体管T33和第四晶体管T34可以形成电流镜，使得基本相同量的电流可以被供应给负输出节点NO和正输出节点PO。第五晶体管T35可以耦合在第一晶体管T31和第二晶体管T32与被供应低功率电压的端子901之间，并且可以具有耦合到的端子902的栅极，高功率电压被供应到端子902。第五晶体管T35可以用作形成如下电流路径的电流源：从第一晶体管T31和第二晶体管T32到被供应低功率电压的端子901。

第六晶体管T36可以耦合在反相输出节点IO与被供应高功率电压的端子902之间，并且可以具有耦合到正输出节点PO的栅极。第七晶体管T37可以耦合在反相输出节点IO与被供应低功率电压的端子901之间，并且可以具有耦合到正输出节点PO的栅极。第六晶体管T36和第七晶体管T37可以形成反相器，可以对从正输出节点PO输出的信号反相，并且可以通过反相输出节点IO输出反相信号。反相器IV的输入端子可以耦合到反相输出节点IO。第一内部时钟信号ICLK可以从反相器IV的输出端子生成。正输出节点PO的电压电平可以根据第一分频时钟信号ICLKD的电压电平而变化，因为第三分频时钟信号IBCLKD具有与第一分频时钟信号ICLKD的相位相反的相位。第六晶体管T36和第七晶体管T37可以对从正输出节点PO输出的信号反相，并且可以将反相信号输出到反相输出节点IO。反相器IV可以对从反相输出节点IO输出的信号反相，并且可以输出反相信号作为第一内部时钟信号ICLK。以CML电压电平摆动的第一分频时钟信号ICLKD可以被转换为以CMOS电压电平摆动的第一内部时钟信号ICLKD，同时被驱动通过CMOS缓冲器和反相器。除了输入信号和输出信号，第二至第四转换器820、830和840各自可以具有与第一转换器810相同的配置。

图10是图示根据实施例的半导体装置1000的配置的图。参考图10，半导体装置1000可以包括时钟生成电路1010、命令接收器1020、命令解码器1030、命令延迟线1040、时延移位电路1050、选通电路1060、时钟树1070、数据传输器1080和数据选通传输器1090。时钟生成电路1010可以包括时钟接收器1011、第一延迟环路1012和第二延迟环路1013。时钟接收器1011可以通过接收第一时钟信号CLK和第二时钟信号CLKB来生成第一接收时钟信号RCLK和第二接收时钟信号RCLKB。第一延迟环路1012可以基于第一接收时钟信号RCLK和第二接收时钟信号RCLKB，来生成第一延迟锁定时钟信号DCLK1。第一延迟环路1012可以包括单端CMOS时钟延迟线，并且可以通过基于参考时钟信号和第一延迟锁定时钟信号DCLK1来延迟根据第一接收时钟信号RCLK和第二接收时钟信号RCLKB而生成的参考时钟信号，以生成第一延迟锁定时钟信号DLCK1。第二延迟环路1013可以基于第一接收时钟信号RCLK和第二接收时钟信号RCLKB来生成第一内部时钟信号ICLK。第二延迟环路1013可以包括差分电流模式逻辑(CML)时钟延迟线，并且可以通过基于第一延迟锁定时钟信号DCLK1和第一内部时钟信号ICLK来延迟第一接收时钟信号RCLK和第二接收时钟信号RCLKB，以生成第一内部时钟信号ICLK。第二延迟环路1013可以生成第二内部时钟信号QCLK、第三内部时钟信号IBCLK和第四内部时钟信号QBCLK以及第一内部时钟信号ICLK。参考图1至8描述的时钟生成电路100的配置和操作可以应用于时钟生成电路1010，并且本文中省略了对相同或相似元素的描述。

命令接收器1020可以接收命令信号CMD。命令信号CMD可以是由半导体装置1000的外部设备传输的信号。命令信号CMD可以是包括多个比特的信号。命令解码器1030可以通过对从命令接收器1020接收的命令信号CMD进行解码来生成内部命令信号。命令解码器1030可以通过与第一接收时钟信号RCLK同步地锁存命令接收器1020的输出，并且对所锁存的命令信号进行解码来生成内部命令信号。内部命令信号可以包括使得半导体装置1000能够执行各种操作的各种信号。例如，内部命令信号可以包括读取信号RD和片上终止信号ODT。读取信号RD可以被生成以使得半导体装置1000能够基于内部数据DIN执行将数据DQ输出到外部设备的操作。片上终止信号ODT可以被生成以使得半导体装置1000能够执行设置数据总线的阻抗值的操作，数据DQ通过该数据总线来传输。

命令延迟线1040可以通过接收内部命令信号来生成延迟命令信号。命令延迟线1040可以通过延迟内部命令信号来生成延迟命令信号。一起参考图2和10，命令延迟线1040可以将内部命令信号延迟与以下基本相同的时间：在第一延迟环路1012中参考时钟信号REFCLK通过第一时钟延迟线220被延迟的时间。命令延迟线1040可以包括第一命令延迟线1041和第二命令延迟线1042。第一命令延迟线1041可以接收读取信号RD并且通过延迟读取信号RD来生成延迟读取信号RDD。第二命令延迟线1042可以接收片上终止信号ODT，并且通过延迟片上终止信号ODT来生成延迟片上终止信号ODTD。延迟命令信号可以包括延迟读取信号RDD和延迟片上终止信号ODTD。第一命令延迟线1041和第二命令延迟线1042各自可以具有与第一延迟环路1012中所包括的时钟延迟线相同的延迟量。例如，第一命令延迟线1041和第二命令延迟线1042各自可以具有与第一时钟延迟线220相同的延迟量。第一命令延迟线1041和第二命令延迟线1042各自可以接收由第一延迟环路1012生成的第一延迟控制信号DC1。第一命令延迟线1041和第二命令延迟线1042的延迟量可以基于第一延迟控制信号DC1来设置。

时延移位电路1050可以通过与至少一个内部时钟信号ICLK同步地将延迟命令信号延迟与时延相对应的时间，来生成同步命令信号。时延移位电路1050可以接收由第一命令延迟线1041和第二命令延迟线1042输出的延迟读取信号RDD和延迟片上终止信号ODTD，并且可以从第一延迟环路1012接收第一延迟锁定时钟信号DCLK1。此外，时延移位电路1050可以接收时延信号LATC。时延信号LATC可以包括关于时延的信息。时延信号LATC可以是由用于存储半导体装置1000的操作信息的模式寄存器组和/或状态机提供的信号。时延信号LATC中所包括的时延可以是等于或大于1的整数。与时延相对应的时间可以是时延*1tCK。1tCK可以是与第一时钟信号CLK的一个周期相对应的时间。时延可以包括各种类型的时间信息，诸如CAS时延、读取时延、写入时延、CAS写入时延和附加时延。时延移位电路1050可以通过与第一延迟锁定时钟信号DCLK1和第一延迟锁定时钟信号DCLK1的互补信号中的至少一个同步地、将读取信号RD延迟与时延信号LATC中所包括的时延相对应的时间，来生成同步读取信号RDS。时延移位电路1050可以通过与第一延迟锁定时钟信号DCLK1和第一延迟锁定时钟信号的互补信号中的至少一个同步地、将片上终止信号ODT延迟与时延相对应的时间，来生成同步片上终止信号ODTS。同步命令信号可以包括同步读取信号RDS和同步片上终止信号ODTS。半导体装置1000还可以包括同相缓冲器1051和反相缓冲器1052。同相缓冲器1051可以对第一延迟锁定时钟信号DCLK1执行同相缓冲，并且可以向时延移位电路1050提供同相缓冲的第一延迟锁定时钟信号。反相缓冲器1052可以对第一延迟锁定时钟信号DCLK1执行反相缓冲，并且可以向时延移位电路1050提供反相缓冲的第一延迟锁定时钟信号DCLK1的互补信号。

选通电路1060可以通过使同步命令信号与至少一个内部时钟信号同步来生成输出控制信号。选通电路1060可以接收由时延移位电路1050输出的同步读取信号RDS和同步片上终止信号ODTS。选通电路1060可以接收由第二延迟环路1013输出的第一内部时钟信号ICLK和第二内部时钟信号QCLK。选通电路1060可以通过使同步读取信号RDS与第一内部时钟信号ICLK同步来生成输出使能信号OEN。选通电路1060可以通过使同步片上终止信号ODTS与第二内部时钟信号QCLK同步来生成片上终止使能信号ODTEN。输出控制信号可以包括输出使能信号OEN和片上终止使能信号ODTEN。在实施例中，选通电路1060可以接收第三内部时钟信号IBCLK以及第一内部时钟信号ICLK，并且可以通过使同步读取信号RDS与第一内部时钟信号ICLK和第三内部时钟信号IBCLK中的至少一个同步，来生成输出使能信号OEN。选通电路1060可以接收第四内部时钟信号QBCLK以及第二内部时钟信号QCLK，并且可以通过使同步片上终止信号ODTS与第二内部时钟信号QCLK和第四内部时钟信号QCLKB中的至少一个同步，来生成片上终止使能信号ODTEN。

时钟树1070可以接收第一至第四内部时钟信号ICLK、QCLK、IBCLK和QBCLK，并且可以通过延迟第一至第四内部时钟信号ICLK、QCLK、IBCLK和QBCLK，来生成第一至第四输出时钟信号ICLKO、QCLKO、IBCLKO和QBCLKO。时钟树1070可以通过延迟第一内部时钟信号ICLK来生成第一输出时钟信号ICLKO，可以通过延迟第二内部时钟信号QCLK来生成第二输出时钟信号QCLKO，可以通过延迟第三内部时钟信号IBCLK来生成第三输出时钟信号IBCLKO，并且可以通过延迟第四内部时钟信号QBCLK来生成第四输出时钟信号QBCLKO。

数据传输器1080可以基于半导体装置1000的内部数据DIN来输出数据DQ。数据传输器1080可以接收内部数据DIN、输出使能信号OEN、片上终止使能信号ODTEN、以及第一至第四输出时钟信号ICLKO、QCLKO、IBCLKO和QBCLKO。内部数据DIN可以包括多个数据信号。当数据传输器1080基于输出使能信号OEN被激活时，数据传输器1080可以与第一至第四输出时钟信号ICLKO、QCLKO、IBCLKO和QBCLKO同步地按顺序向数据DQ输出多个数据信号。数据传输器1080的阻抗可以基于片上终止使能信号ODTEN来设置。

数据选通传输器1090可以从时钟树1070接收第一至第四输出时钟信号ICLKO、QCLKO、IBCLKO和QBCLKO。数据选通传输器1090可以基于第一至第四输出时钟信号ICLKO、QCLKO、IBCLKO和QBCLKO输出数据选通信号对DQS和DQSB。例如，数据选通传输器1090可以基于第一输出时钟信号ICLK和第三输出时钟信号ICLKO，来输出数据选通信号DQS。数据选通传输器1090可以基于第二输出时钟信号QCLKO和第四输出时钟信号QBCLKO输出数据选通信号的互补信号DQSB。

半导体装置1000可以通过第一延迟环路1012设置命令延迟线1040的延迟量。时延移位电路1050可以基于由第一延迟环路1012生成的第一延迟锁定时钟信号DCLK1进行操作。因此，用以延迟内部命令信号所需要的功耗可以被最小化。为了使半导体装置1000能够与外部设备执行顺畅的数据通信，需要以准确相位差在准确定时输出数据选通信号对DQS和DQSB。因此，半导体装置1000可以基于由第二延迟环路1013生成的第一至第四内部时钟信号ICLK、QCLK、IBCLK和QBCLK，来生成数据选通信号对DQS和DQSB，该第二延迟环路1013具有相对较大的功耗，但是具有高性能。此外，选通电路1060基于由第二延迟环路1013生成的第一内部时钟信号ICLK和第二内部时钟信号QCLK进行操作。因此，通过第一延迟环路1012而被延迟的同步读取信号RDS和同步片上终止信号ODTS，可以在更精确的定时被生成为输出使能信号OEN和片上终止使能信号ODTEN。

图11是图示根据实施例的时钟生成电路1100的配置的图。参考图11，时钟生成电路1100可以包括时钟接收器1101、第一延迟环路1110和第二延迟环路1120。时钟生成电路1100可以具有与图1所示的时钟生成电路100类似的配置，并且因此本文中省略了对相同元素的冗余描述。时钟接收器1101可以接收第一时钟信号CLK和第二时钟信号CLKB。时钟接收器1101可以通过差分放大第一时钟信号CLK和第二时钟信号CLKB，来生成第一接收时钟信号RCLK和第二接收时钟信号RCLKB。第一延迟环路1110可以接收第一接收时钟信号RCLK和第二接收时钟信号RCLKB。第一延迟环路1110可以通过延迟第一接收时钟信号RCLK和第二接收时钟信号RCLKB来生成第一延迟锁定时钟信号DCLK1。第一延迟环路1110可以接收由第二延迟环路1120生成的第一内部时钟信号ICLK。第一延迟环路1110可以通过将第一延迟锁定时钟信号DCLK1和第一内部时钟信号ICLK的相位进行比较，来改变第一延迟锁定时钟信号DCLK1的延迟量。第一延迟环路1110可以生成具有与第一内部时钟信号ICLK基本相同的相位的第一延迟锁定时钟信号DCLK1。

第二延迟环路1120可以接收第一接收时钟信号RCLK和第二接收时钟信号RCLKB，并且可以通过对第一接收时钟信号RCLK和第二接收时钟信号RCLKB执行延迟锁定操作，来生成第一内部时钟信号ICLK。第二延迟环路1120还可以通过对第一接收时钟信号RCLK和第二接收时钟信号RCLKB执行延迟锁定操作，来生成第二内部时钟信号QCLK、第三内部时钟信号IBCLK和第四内部时钟信号QBCLK。在图1的时钟生成电路100中，第一延迟环路110可以对根据第一接收时钟信号RCLK和第二接收时钟信号RCLKB而生成的参考时钟信号REFCLK执行延迟锁定操作，并且第二延迟环路120可以接收由第一延迟环路110输出的第一延迟锁定时钟信号DCLK1，并且可以生成具有与第一延迟锁定时钟信号DCLK1基本相同的相位的第一内部时钟信号ICLK。与此相反，在图11的时钟生成电路1100中，第二延迟环路1120可以对第一接收时钟信号RCLK和第二接收时钟信号RCLKB执行延迟锁定操作，并且第一延迟环路1110可以接收由第二延迟环路1120输出的第一内部时钟信号ICLK，并且可以生成具有与第一内部时钟信号ICLK基本相同的相位的第一延迟锁定时钟信号DCLK1。

图12是图示根据实施例的时钟生成电路1200的配置的图。参考图12，时钟生成电路1200可以包括时钟接收器1201、第一延迟环路1210和第二延迟环路1220。第一延迟环路1210可以包括第一时钟缓冲器1211、第一时钟延迟线1212、第一相位检测器1213和第一延迟控制电路1214。第二延迟环路1220可以包括第二时钟延迟线1221、时钟分频电路1222、复制器1223、第二相位检测器1224和第二延迟控制电路1225。第一延迟环路1210可以具有与图2所示的第一延迟环路110类似的配置，不同之处在于，第一延迟环路1210不包括复制器并且第一相位检测器1213将第一延迟锁定时钟信号DCLK1和第一内部时钟信号ICLK的相位进行比较。第二延迟环路1220可以具有与图4所示的第二延迟环路120类似的配置，不同之处在于，第二延迟环路1220包括复制器1223并且第二相位检测器1224将复制器1223的输出与接收时钟信号RCLK的相位进行比较。本文中省略了对相同元素的冗余描述。

第一时钟缓冲器1211可以缓冲第一接收时钟信号RCLK和第二接收时钟信号RCLKB，并且提供所缓冲的时钟信号作为第一参考时钟信号REFCLK1。第一时钟延迟线1212可以通过延迟第一参考时钟信号REFCLK1来生成第一延迟锁定时钟信号DCLK1。第一时钟延迟线1212可以基于第一延迟控制信号DC1来延迟第一参考时钟信号REFCLK1。第一时钟延迟线1212的延迟量可以基于第一延迟控制信号DC1来改变。

第一相位检测器1213可以接收第一延迟锁定时钟信号DCLK1和由第二延迟环路1220输出的第一内部时钟信号ICLK。第一相位检测器1213可以通过将第一延迟锁定时钟信号DCLK1和第一内部时钟信号ICLK的相位进行比较来生成第一相位检测信号PD1。第一相位检测器1213可以检测第一延迟锁定时钟信号DCLK1的相位是早于还是晚于第一内部时钟信号ICLK的相位，并且可以改变第一相位检测信号PD1的逻辑电平。第一延迟控制电路1214可以接收由第一相位检测器1213生成的第一相位检测信号PD1。第一延迟控制电路1214可以基于第一相位检测信号PD1来生成第一延迟控制信号DC1。

第一延迟环路1210还可以包括第一时钟分频器1215。第一时钟分频器1215可以耦合在第一时钟缓冲器1211与第一时钟延迟线1212之间。第一时钟分频器1215可以对由第一时钟缓冲器1211输出的缓冲的时钟信号的频率进行分频，并且可以提供分频时钟信号作为第一参考时钟信号REFCLK1。

第二时钟延迟线1221可以通过延迟第一接收时钟信号RCLK和第二接收时钟信号RCLKB来生成第二延迟锁定时钟信号DCLK2和互补第二延迟锁定时钟信号DCLK2B。第二时钟延迟线1221可以接收第二延迟控制信号DC2，并且可以基于第二延迟控制信号DC2来延迟第一接收时钟信号RCLK和第二接收时钟信号RCLKB。第二时钟延迟线1221的延迟量可以基于第二延迟控制信号DC2来改变。时钟分频电路1222可以接收第二延迟锁定时钟信号DCLK2和互补第二延迟锁定时钟信号DCLK2B。时钟分频电路1222可以通过对第二延迟锁定时钟信号DCLK2和互补第二延迟锁定时钟信号DCLK2B的频率进行分频，来生成第一内部时钟信号ICLK、第二内部时钟信号QCLK、第三内部时钟信号IBCLK和第四内部时钟信号QBCLK。

复制器1223可以接收第一内部时钟信号ICLK，并且可以通过将第一内部时钟信号ICLK延迟建模延迟时间来生成反馈时钟信号FBCLK。第二相位检测器1224可以通过将反馈时钟信号FBCLK和第二参考时钟信号REFCLK2的相位进行比较来生成第二相位检测信号PD2。第二相位检测信号PD2可以基于第二参考时钟信号REFCLK2的相位是早于还是晚于反馈时钟信号FBCLK的相位，来改变第二相位检测信号PD2的逻辑电平。第二参考时钟信号REFCLK2可以根据第一接收时钟信号RCLK和第二接收时钟信号RCLKB而生成。第二延迟控制电路1225可以接收第二相位检测信号PD2，并且可以基于第二相位检测信号PD2生成第二延迟控制信号DC2。第二延迟控制信号DC2可以是用于改变第二时钟延迟线1221的延迟量的更新信号。

第二延迟环路1220还可以包括第二时钟缓冲器1226。第二时钟缓冲器1226可以耦合在时钟接收器1201与第二时钟延迟线1221之间。第二时钟缓冲器1226可以缓冲第一接收时钟信号RCLK和第二接收时钟信号RCLKB，并且将所缓冲的时钟信号提供给第二时钟延迟线1221。所缓冲的时钟信号可以具有与第一接收时钟信号RCLK和第二接收时钟信号RCLKB相对应的相位，并且可以是具有相反相位的差分信号。可以修改第二时钟延迟线1221以通过延迟所缓冲的时钟信号，来生成第二延迟锁定时钟信号DCLK2和互补第二延迟锁定时钟信号DCLK2B。

第二延迟环路1220还可以包括第三时钟缓冲器1227和第二时钟分频器1228。第三时钟缓冲器1227和第二时钟分频器1228可以依次串联耦合在时钟接收器1201与第二相位检测器1224之间。第三时钟缓冲器1227可以缓冲第一接收时钟信号RCLK和第二接收时钟信号RCLKB，并且输出所缓冲的时钟信号。第三时钟缓冲器1227可以具有与第一时钟缓冲器1211基本相同的结构。第二时钟分频器1228可以接收由第三时钟缓冲器1227缓冲的时钟信号，并且可以通过对所缓冲的时钟信号的频率进行分频来生成第二参考时钟信号REFCLK2。第二时钟分频器1228可以将第二参考时钟信号REFCLK2提供给第二相位检测器1224。在实施例中，第二时钟分频器1228的分频比可以小于第一时钟分频器1215的分频比。例如，当第一时钟分频器1215以4对第一时钟缓冲器1211所缓冲的时钟信号的频率进行分频时，第二时钟分频器1228可以以2对第三时钟缓冲器1227所缓冲的时钟信号的频率进行分频。时钟分频器的分频比可以确定延迟环路的更新周期。延迟环路的更新周期可以表示如下的周期，在该周期中，延迟环路中所包括的时钟延迟电路的延迟量被改变。第二延迟环路1220的更新周期可以短于第一延迟环路1210的更新周期。

第二延迟环路1220还可以包括占空比校正器1229。占空比校正器1229可以耦合在第二时钟延迟线1221与时钟分频电路1222之间。占空比校正器1229可以接收由第二时钟延迟线1221输出的时钟信号，并且可以通过校正时钟信号的占空比来生成第二延迟锁定时钟信号DCLK2和互补第二延迟锁定时钟信号DCLK2B。第二延迟环路1220还可以包括虚设电路1231。虚设电路1231可以耦合到从其中输出第二内部时钟信号QCLK、第三内部时钟信号IBCLK和第四内部时钟信号QBCLK的节点。虚设电路1231可以对第二相位检测器1224进行建模。

图13是图示根据实施例的半导体装置1300的配置的图。半导体装置1300可以具有与图10所示的半导体装置1000类似的配置，不同之处在于某些元素。本文中省略了对相同元素的冗余描述。参考图13，半导体装置1300可以包括时钟生成电路1310、命令接收器1320、命令解码器1330、命令延迟线1340、时延移位电路1350、选通电路1360、时钟树1370、数据传输器1380和数据选通传输器1390。时钟生成电路1310可以包括时钟接收器1311、第一延迟环路1312和第二延迟环路1313，并且时钟生成电路1310可以具有与图11或12所示的时钟生成电路1100或1200相同的配置。时钟接收器1311可以通过接收第一时钟信号CLK和第二时钟信号CLKB，来生成第一接收时钟信号RCLK和第二接收时钟信号RCLKB。第一延迟环路1312可以包括单端CMOS时钟延迟线，并且可以通过基于根据第一接收时钟信号RCLK和第二接收时钟信号RCLKB而生成的第一参考时钟信号和第一内部时钟信号ICLK，来延迟第一参考时钟信号以生成第一延迟锁定时钟信号DCLK1。第二延迟环路1313可以包括差分电流模式逻辑(CML)时钟延迟线，并且可以通过基于第一内部时钟信号ICLK以及根据第一接收时钟信号RCLK和第二接收时钟信号RCLKB而生成的第二参考时钟信号，来延迟第一接收时钟信号RCLK和第二接收时钟信号RCLKB，以生成第一内部时钟信号ICLK。第二延迟环路1313可以生成第二内部时钟信号QCLK、第三内部时钟信号IBCLK和第四内部时钟信号QBCLK以及第一内部时钟信号ICLK。

命令接收器1320可以接收命令信号CMD。命令解码器1330可以通过与第一接收时钟信号RCLK同步地锁存从命令接收器1320接收的命令信号CMD，并且解码所锁存的命令信号来生成内部命令信号。内部命令信号可以包括读取信号RD和片上终止信号ODT。命令延迟线1340可以包括第一命令延迟线1341和第二命令延迟线1342。第一命令延迟线1341可以通过延迟由命令解码器1330输出的读取信号RD来生成延迟读取信号RDD。第二命令延迟线1342可以通过延迟由命令解码器1330输出的片上终止信号ODT来生成延迟片上终止信号ODTD。第一命令延迟线1341和第二命令延迟线1342各自可以接收由第一延迟环路1312生成的第一延迟控制信号DC1。第一命令延迟线1341和第二命令延迟线1342的延迟量可以基于第一延迟控制信号DC1来改变。

时延移位电路1350可以从命令延迟线1340接收延迟读取信号RDD和片上延迟终止信号ODTD。不同于图10所示的时延移位电路1050接收由第一延迟环路1012生成的第一延迟锁定时钟信号DCLK1的情况，时延移位电路1350可以接收由第二延迟环路1313生成的第一内部时钟信号ICLK和第三内部时钟信号IBCLK。时延移位电路1350可以通过基于时延信号LATC使延迟读取信号RDD和延迟片上终止信号ODTD与第一内部时钟信号ICLK和第三内部时钟信号IBCLK同步，来生成同步读取信号RDS和同步片上终止信号ODTS。

选通电路1360可以接收同步读取信号RDS、同步片上终止信号ODTS、第一内部时钟信号ICLK和第二内部时钟信号QCLK。选通电路1360可以通过使同步读取信号RDS与第一内部时钟信号ICLK同步来生成输出使能信号OEN，并且可以通过使同步片上终止信号ODTS与第二内部时钟信号QCLK同步来生成片上终止使能信号ODTEN。时延移位电路1350使用第一内部时钟信号ICLK和第三内部时钟信号IBCLK来生成同步读取信号RDS和同步片上终止信号ODTS。因此，输出使能信号OEN和片上终止使能信号ODTEN可以在更精确的定时通过选通电路1360来输出。

时钟树1370可以通过延迟第一内部时钟信号ICLK、第二内部时钟信号QCLK、第三内部时钟信号IBCLK和第四内部时钟信号QBCLK，来生成第一输出时钟信号ICLKO、第二输出时钟信号QCLKO、第三输出时钟信号IBCLKO和第四输出时钟信号QBCLKO。当输出使能信号OEN被启用时，数据传输器1380可以与第一至第四输出时钟信号ICLKO、QCLKO、IBCLKO和QBCLKO同步地输出内部数据DIN作为数据DQ。数据传输器1380的阻抗可以基于片上终止使能信号ODTEN来设置。数据选通传输器1390可以基于第一至第四输出时钟信号ICLKO、QCLKO、IBCLKO和QBCLKO来输出数据选通信号对DQS和DQSB。

图14是图示根据本公开的实施例的延迟线1400的配置的图。延迟线1400可以被应用为图4和12所示的第二时钟延迟线410和1221中的每一个。参考图14，延迟线1400可以接收第一输入时钟信号CLKIN和第二输入时钟信号CLKINB，并且可以通过延迟第一输入时钟信号CLKIN和第二输入时钟信号CLKINB来生成第一输出时钟信号CLKOUT和第二输出时钟信号CLKOUTB。

延迟线1400可以包括粗略延迟电路1410和精细延迟电路1420。粗略延迟电路1410可以接收第一输入时钟信号CLKIN、第二输入时钟信号CLKINB和粗略控制信号DCC，并且可以生成第一延迟时钟信号对FCLK和FCLKB以及第二延迟时钟信号对SCLK和SCLKB。例如，当延迟线1400被应用为图4所示的第二时钟延迟线410时，第一输入时钟信号CLKIN和第二输入时钟信号CLKINB可以对应于第一接收时钟信号RCLK和第二接收时钟信号RCLKB、或者对应于从第二时钟缓冲器450输出的缓冲的时钟信号451和452，并且粗略控制信号DCC可以对应于在粗略延迟锁定操作期间从第二延迟控制电路440生成的第二延迟控制信号DC2。粗略延迟电路1410可以通过基于粗略控制信号DCC延迟第一输入时钟信号CLKIN和第二输入时钟信号CLKINB，来生成第一延迟时钟信号对FCLK和FCLKB以及第二延迟时钟信号对SCLK和SCLKB。第二输入时钟信号CLKINB可以是第一输入时钟信号CLKIN的互补时钟信号。第二输入时钟信号CLKINB可以具有与第一输入时钟信号CLKIN相差180度的相位差。第一延迟时钟信号对FCLK和FCLKB可以包括具有180度的相位差的两个延迟时钟信号。第二延迟时钟信号对SCLK和SCLKB可以包括具有180度的相位差的两个延迟时钟信号。粗略延迟电路1410可以通过基于粗略控制信号DCC将第一输入时钟信号CLKIN和第二输入时钟信号CLKINB延迟单位延迟时间，来生成第一延迟时钟信号对FCLK、FCLKB和第二延迟时钟信号对SCLK和SCLKB中的每一对。粗略延迟电路1410可以根据第二延迟时钟信号对SCLK和SCLKB生成具有相同相位、或者具有与单位延迟时间相对应的相位差的第一延迟时钟信号对FCLK和FCLKB。粗略延迟电路1410可以将第一延迟时钟信号对FCLK、FCLKB和第二延迟时钟信号对SCLK和SCLKB的相位中的每一个改变单位延迟时间。

精细延迟电路1420可以接收第一延迟时钟信号对FCLK和FCLKB、第二延迟时钟信号对SCLK和SCLKB以及精细控制信号DCF，并且可以生成第一输出时钟信号CLKOUT和第二输出时钟信号CLKOUTB。当延迟线1400被应用为图4所示的第二时钟延迟线410时，第一输出时钟信号CLKOUT和第二输出时钟信号CLKOUTB可以对应于从第二时钟延迟线410输出的延迟时钟信号411和412、或对应于第二延迟锁定时钟信号DCLK2和互补第二延迟锁定时钟信号DCLK2B，并且精细控制信号DCF可以对应于在精细延迟锁定操作期间从第二延迟控制电路440生成的第二延迟控制信号DC2。精细延迟电路1420可以通过将第二延迟时钟信号对SCLK和SCLKB延迟与单位延迟时间的基本一半相对应的相位，来生成移位时钟信号对SSCLK和SSCLKB。精细延迟电路1420可以通过基于精细控制信号DCF对第一延迟时钟信号对FCLK和FCLKB以及移位时钟信号对SSCLK和SSCLKB的相位进行混合，来生成第一输出时钟信号CLKOUT和第二输出时钟信号CLKOUTB。第二输出时钟信号CLKOUTB可以是第一输出时钟信号CLKOUT的互补时钟信号。第二输出时钟信号CLKOUTB可以具有与第一输出时钟信号CLKOUT相差180度的相位差。

由于以下的原因，精细延迟电路1420的分辨率可以提高，并且第一输出时钟信号CLKOUT和第二输出时钟信号CLKOUTB的相位可以被更精确地调节：粗略延迟电路1410提供第一延迟时钟信号对FCLK和FCLKB，第一延迟时钟信号对FCLK和FCLKB具有与第二延迟时钟信号对SCLK和SCLKB相同的相位、或者其相位比第二延迟时钟信号对SCLK和SCLKB滞后与单位延迟时间相对应的相位，并且精细延迟电路1420将移位时钟信号对SSCLK和SSCLKB以及第一延迟时钟信号对FCLK和FCLKB的相位进行混合，移位时钟信号对SSCLK和SSCLKB通过将第二延迟时钟信号对SCLK和SCLKB延迟与单位延迟时间的基本一半相对应的相位而生成。例如，当精细延迟电路1420被设计为能够以预定步数改变第一输出时钟信号CLKOUT和第二输出时钟信号CLKOUTB的相位时，相位待被混合的时钟信号之间的相位差可以确定精细延迟电路1420的分辨率。假定精细延迟电路1420可以通过八个步骤执行相位混合。当相位待由精细延迟电路1420进行混合的时钟信号之间的相位差是与单位延迟时间相对应的相位时，精细延迟电路1420可以将第一输出时钟信号CLKOUT和第二输出时钟信号CLKOUTB的相位改变与单位延迟时间的1/8相对应的相位。然而，当相位待由精细延迟电路1420进行混合的相位的时钟信号之间的相位差是与单位延迟时间的基本一半相对应的相位时，精细延迟电路1420可以将第一输出时钟信号CLKOUT和第二输出时钟信号CLKOUTB的相位改变与单位延迟时间的1/16相对应的相位，从而实现双倍分辨率。因此，通过将移位时钟信号对SSCLK和SSCLKB与第一延迟时钟信号对FCLK和FCLKB的相位进行混合，精细延迟电路1420可以将第一输出时钟信号CLKOUT和第二输出时钟信号CLKOUTB的相位改变与单位延迟时间的1/16相对应的相位，甚至无需增加驱动器的数目和精细延迟电路1420的控制信号的数目，从而提高了延迟线1400的分辨率。

粗略延迟电路1410可以包括粗略移位寄存器1411和粗略延迟线1412。粗略移位寄存器1411可以基于粗略控制信号DCC生成使能信号EN<1:n>、第一选择信号SEL1<1:n>和第二选择信号SEL2<1:n>。这里，n可以是等于或大于3的整数。使能信号EN<1:n>、第一选择信号SEL1<1:n>和第二选择信号SEL2<1:n>中的每一个中的比特数，可以对应于粗略延迟线1412中所包括的延迟单元数。粗略控制信号DCC可以包括粗略增加信号INCC和粗略减少信号DECC。基于粗略增加信号INCC，粗略移位寄存器1411可以顺序地增加使能信号EN<1:n>中的每个使能信号中的具有逻辑高电平的比特数，并且可以顺序地改变第一选择信号SEL1<1:n>和第二选择信号SEL2<1:n>中的每个中的具有逻辑高电平的比特数。基于粗略减少信号DECC，粗略移位寄存器1411可以顺序地减少使能信号EN<1:n>中的每个使能信号中的具有逻辑高电平的比特数，并且可以顺序地改变第一选择信号SEL1<1:n>和第二选择信号SEL2<1:n>中的每个中的具有逻辑高电平的比特数。

粗略延迟线1412可以接收第一输入时钟信号CLKIN和第二输入时钟信号CLKINB，并且可以通过延迟第一输入时钟信号CLKIN和第二输入时钟信号CLKINB来生成第一延迟时钟信号对FCLK和FCLKB、以及第二延迟时钟信号对SCLK和SCLKB。粗略延迟线1412可以包括第一至第n延迟单元1412-1、1412-2、……、和1412-n。第一至第n延迟单元1412-1、1412-2、……、和1412-n可以是CML延迟单元。第一至第n延迟单元1412-1、1412-2、……、和1412-n中的每个延迟单元，可以具有与粗略延迟线1412的单位延迟时间相对应的延迟时间。粗略延迟线1412的总延迟时间可以根据待被激活的延迟单元的数目来改变。粗略延迟线1412可以基于使能信号EN<1:n>来改变待被启用的延迟单元的数目。第一延迟单元1412-1可以基于使能信号EN<1:n>的第1比特EN<1>来被激活。第二延迟单元1412-2可以基于使能信号EN<1:n>的第2比特EN<2>来被激活。第n延迟单元1412-n可以基于使能信号EN<1:n>的第n比特EN来被激活。第一延迟单元1412-1可以接收第一输入时钟信号CLKIN和第二输入时钟信号CLKINB，并且第一和第二延迟时钟信号对FCLK、FCLKB、SCLK和SCLKB可以从第一延迟单元1412-1输出。随着第二至第n延迟单元1412-2、……、和1412-n被顺序地激活，第一输入时钟信号CLKIN和第二输入时钟信号CLKINB所经过的路径的数目可以增加，并且因此，第一延迟时钟信号对FCLK、FCLKB和第二延迟时钟信号对SCLK和SCLKB的延迟时间可以增加。随着第n至第二延迟单元1412-n、……、和1412-2被顺序地去激活，第一输入时钟信号CLKIN和第二输入时钟信号CLKINB所经过的路径的数目可以减少，并且因此，第一延迟时钟信号对FCLK、FCLKB和第二延迟时钟信号对SCLK和SCLKB的延迟时间可以减少。第一至第n延迟单元1412-1、1412-2、……、和1412-n中的每个延迟单元可以接收在第一和第二选择信号SEL1<1:n>和SEL2<1:n>的比特中的、被分配给每个延迟单元的比特。第一至第n延迟单元1412-1、1412-2、……、和1412-n中的每个延迟单元可以基于第一选择信号SEL1<1:n>和第二选择信号SEL2<1:n>，来输出被每个延迟单元自身延迟的时钟信号对和被设置在下一级的延迟单元延迟的时钟信号对中的一个。例如，第一延迟单元1412-1可以基于第一选择信号SEL1<1:n>的第1比特SEL1<1>来选择被第一延迟单元1412-1延迟的时钟信号对和被设置在下一级的延迟单元(即，第二延迟单元1412-2)延迟的时钟信号对中的一个，并且可以输出所选择的时钟信号对作为第一延迟时钟信号对FCLK和FCLKB。第一延迟单元1412-1可以基于第二选择信号SEL2<1:n>的第1比特SEL2<1>，来选择被第一延迟单元1412-1延迟的时钟信号对和被设置在下一级的延迟单元(即，第二延迟单元1412-2)延迟的时钟信号对中的一个，并且可以输出所选择的时钟信号对作为第二延迟时钟信号对SCLK和SCLKB。

精细延迟电路1420可以包括精细移位寄存器1421和相位混合电路1422。精细移位寄存器1421可以接收精细控制信号DCF并且生成权重R<1:m>。精细移位寄存器1421可以基于精细控制信号DCF来改变权重R<1:m>。精细控制信号DCF可以包括精细增加信号INCF和精细减少信号DECF。例如，精细移位寄存器1421可以基于精细增加信号INCF以逐步方式增加或减少权重R<1:m>的值，并且可以基于精细减少信号DECF以逐步方式减少或增加权重R<1:m>的值。权重R<1:m>可以是具有多个比特的数字信号。这里，m可以是等于或大于2的整数。

相位混合电路1422可以接收第一延迟时钟信号对FCLK和FCLKB、第二延迟时钟信号对SCLK和SCLKB以及权重R<1:m>。相位混合电路1422可以通过将第二延迟时钟信号对SCLK和SCLKB的相位延迟与单位延迟时间的基本一半相对应的相位，来生成移位时钟信号对SSCLK和SSCLKB。相位混合电路1422可以通过基于权重R<1:m>对第一延迟时钟信号对FCLK和FCLKB与移位时钟信号对SSCLK和SSCLKB的相位进行混合，来生成第一输出时钟信号CLKOUT和第二输出时钟信号CLKOUTB。

相位混合电路1422可以包括CML缓冲器1422-1、第一可变驱动器1422-2和第二可变驱动器1422-3。CML缓冲器1422-1可以接收第二延迟时钟信号对SCLK和SCLKB，并且可以通过延迟和缓冲第二延迟时钟信号对SCLK和SCLKB来生成移位时钟信号对SSCLK和SSCLKB。CML缓冲器1422-1根据第二延迟时钟信号对SCLK和SCLKB生成移位时钟信号对SSCLK和SSCLKB的时间，可以对应于单位延迟时间的基本一半。第一可变驱动器1422-2可以接收第一延迟时钟信号对FCLK和FCLKB以及权重R<1:m>，并且可以基于权重R<1:m>来驱动第一延迟时钟信号对FCLK和FCLKB。第二可变驱动器1422-3可以接收移位时钟信号对SSCLK和SSCLKB以及权重R<1:m>，并且可以基于权重R<1:m>来驱动移位时钟信号对SSCLK和SSCLKB。当由第一可变驱动器1422-2驱动的第一延迟时钟信号FCLK、和由第二可变驱动器1422-3驱动的移位时钟信号SSCLK的相位被混合时，第一输出时钟信号CLKOUT可以被生成。当由第一可变驱动器1422-2驱动的第一延迟时钟信号FCLKB、和由第二可变驱动器1422-3驱动的移位时钟信号SSCLKB的相位被混合时，第二输出时钟信号CLKOUTB可以被生成。基于权重R<1:m>，第一可变驱动器1422-2的驱动力可以与第二可变驱动器1422-3的驱动力互补地改变。例如，随着权重R<1:m>的逻辑值变小，第一可变驱动器1422-2的驱动力可以增加，而第二可变驱动器1422-3的驱动力可以减少。相反，随着权重R<1:m>的逻辑值变大，第一可变驱动器1422-2的驱动力可以减少，而第二可变驱动器1422-3的驱动力可以增加。随着权重R<1:m>的逻辑值变小，相位混合电路1422可以生成其相位与第一延迟时钟信号对FCLK和FCLKB的相位接近的第一输出时钟信号CLKOUT和第二输出时钟信号CLKOUTB；随着权重R<1:m>的逻辑值变大，相位混合电路1422可以生成其相位与移位时钟信号对SSCLK和SSCLKB的相位接近的第一输出时钟信号CLKOUT和第二输出时钟信号CLKOUTB。

图15是图示图14所示的粗略延迟线1412的配置的图。参考图15，粗略延迟线1412可以包括多个延迟单元。粗略延迟线1412可以包括第一延迟单元1412-1、第二延迟单元1412-2、……、和第n延迟单元1412-n。第一至第n延迟单元1412-1、1412-2、……、和1412-n可以具有基本相同的结构，不同之处在于待被接收的信号和待被输出的信号不同。第一延迟单元1412-1可以接收第一输入时钟信号CLKIN和第二输入时钟信号CLKINB，并且可以输出第一延迟时钟信号对FCLK和FCLKB以及第二延迟时钟信号对SCLK和SCLKB。第一延迟单元1412-1可以接收使能信号EN<1>、第一选择信号SEL1<1>和第二选择信号SEL2<1>。第一延迟单元1412-1可以基于使能信号EN<1>来延迟第一输入时钟信号CLKIN和第二输入时钟信号CLKINB。第一延迟单元1412-1可以基于第一选择信号SEL1<1>，来输出被第一延迟单元1412-1延迟的时钟信号对和被第二延迟单元1412-2延迟的时钟信号对中的一个作为第一延迟时钟信号对FCLK和FCLKB。第一延迟单元1412-1可以基于第二选择信号SEL2<1>，来输出被第一延迟单元1412-1延迟的时钟信号对和被第二延迟单元1412-2延迟的时钟信号对中的一个作为第二延迟时钟信号对SCLK和SCLKB。第一延迟单元1412-1可以包括CML缓冲器1511、第一CML复用器1512和第二CML复用器1513。CML缓冲器1511可以接收第一输入时钟信号CLKIN和第二输入时钟信号CLKINB，并且可以通过缓冲和延迟第一输入时钟信号CLKIN和第二输入时钟信号CLKINB，来输出延迟时钟信号对。CML缓冲器1511将第一输入时钟信号CLKIN和第二输入时钟信号CLKINB延迟的时间可以对应于单位延迟时间的基本一半。第一CML复用器1512可以接收第一选择信号SEL1<1>、被CML缓冲器1511延迟的时钟信号对和被第二延迟单元1412-2延迟的时钟信号对。第一CML复用器1512可以基于第一选择信号SEL1<1>，来输出被CML缓冲器1511延迟的时钟信号对和被第二延迟单元1412-2延迟的时钟信号对中的一个作为第一延迟时钟信号对FCLK和FCLKB。例如，当第一选择信号SEL1<1>是逻辑高电平时，第一CML复用器1512可以输出被CML缓冲器1511延迟的时钟信号对作为第一延迟时钟信号对FCLK和FCLKB。当第一选择信号SEL1<1>为逻辑低电平时，第一CML复用器1512可以输出被第二延迟单元1412-2延迟的时钟信号对作为第一延迟时钟信号对FCLK和FCLKB。第一CML复用器1512的延迟时间可以对应于单位延迟时间的基本一半，并且CML缓冲器1511的延迟时间和第一CML复用器1512的延迟时间之和可以对应于单位延迟时间。第二CML复用器1513可以接收第二选择信号SEL2<1>、被CML缓冲器1511延迟的时钟信号对和被第二延迟单元1412-2延迟的时钟信号对。第二CML复用器1513可以基于第二选择信号SEL2<1>，来输出被CML缓冲器1511延迟的时钟信号对和被第二延迟单元1412-2延迟的时钟信号对中的一个作为第二延迟时钟信号对SCLK和SCLKB。例如，当第二选择信号SEL2<1>是逻辑高电平时，第二CML复用器1513可以输出被CML缓冲器1511延迟的时钟信号对作为第二延迟时钟信号对SCLK和SCLKB。当第二选择信号SEL2<1>为逻辑低电平时，第二CML复用器1513可以输出被第二延迟单元1412-2延迟的时钟信号对作为第二延迟时钟信号对SCLK和SCLKB。第二CML复用器1513的延迟时间可以对应于单位延迟时间的基本一半，并且CML缓冲器1511的延迟时间和第二CML复用器1513的延迟时间之和可以对应于单位延迟时间。

第二延迟单元1412-2可以接收被第一延迟单元1412-1的CML缓冲器1511延迟的时钟信号对。第二延迟单元1412-2可以接收使能信号EN<2>、第一选择信号SEL1<2>和第二选择信号SEL2<2>。第二延迟单元1412-2可以基于使能信号EN<2>来延迟被第一延迟单元1412-1的CML缓冲器1511延迟的时钟信号对。第二延迟单元1412-2可以基于第一选择信号SEL1<2>，向第一延迟单元1412-1输出被第二延迟单元1412-2延迟的时钟信号对、和被设置在第二延迟单元1412-2的下一级的第三延迟单元(未示出)延迟的时钟信号对中的一个。第二延迟单元1412-2可以基于第二选择信号SEL2<2>，向第一延迟单元1412-1输出被第二延迟单元1412-2延迟的时钟信号对、和被第三延迟单元延迟的时钟信号对中的一个。第二延迟单元1412-2可以包括CML缓冲器1521、第一CML复用器1522和第二CML复用器1523。CML缓冲器1521可以接收被第一延迟单元1412-1的CML缓冲器1511延迟的时钟信号对，并且可以通过缓冲和延迟被第一延迟单元1412-1的CML缓冲器1511延迟的时钟信号对来输出延迟时钟信号对。第一CML复用器1522可以接收第一选择信号SEL1<2>、被CML缓冲器1521延迟的时钟信号对和被第三延迟单元延迟的时钟信号对。第一CML复用器1522可以基于第一选择信号SEL1<2>向第一延迟单元1412-1的第一CML复用器1512输出被CML缓冲器1521延迟的时钟信号对和被第三延迟单元延迟的时钟信号对中的一个。例如，当第一选择信号SEL1<2>是逻辑高电平时，第一CML复用器1522可以向第一延迟单元1412-1的第一CML复用器1512输出被CML缓冲器1521延迟的时钟信号对。当第一选择信号SEL1<2>为逻辑低电平时，第一CML复用器1522可以向第一延迟单元1412-1的第一CML复用器1512输出被第三延迟单元延迟的时钟信号对。第二CML复用器1523可以接收第二选择信号SEL2<2>、被CML缓冲器1521延迟的时钟信号对和被第三延迟单元延迟的时钟信号对。第二CML复用器1523可以基于第二选择信号SEL2<2>，向第一延迟单元1412-1的第二CML复用器1513输出被CML缓冲器1521延迟的时钟信号对和被第三延迟单元延迟的时钟信号对中的一个。例如，当第二选择信号SEL2<2>是逻辑高电平时，第二CML复用器1523可以向第一延迟单元1412-1的第二CML复用器1513输出被CML缓冲器1521延迟的时钟信号对。当第二选择信号SEL2<2>为逻辑低电平时，第二CML复用器1523可以向第一延迟单元1412-1的第二CML复用器1513输出被第三延迟单元延迟的时钟信号对。

第n延迟单元1412-n可以接收被设置在前一级的延迟单元(即，第(n-1)延迟单元(未示出))延迟的时钟信号对。第n延迟单元1412-n可以接收使能信号EN、第一选择信号SEL1和第二选择信号SEL2。第n延迟单元1412-n可以基于使能信号EN来延迟被第(n-1)延迟单元的CML缓冲器延迟的时钟信号对。第n延迟单元1412-n可以基于第一选择信号SEL1来向第(n-1)延迟单元输出被第n延迟单元1412-n延迟的时钟信号对。第n延迟单元1412-n可以基于第二选择信号SEL2来向第(n-1)延迟单元输出被第n延迟单元1412-n延迟的时钟信号对。第n延迟单元1412-n可以包括CML缓冲器15n1、第一CML复用器15n2和第二CML复用器15n3。CML缓冲器15n1可以接收被第(n-1)延迟单元的CML缓冲器延迟的时钟信号对，并且可以通过缓冲和延迟被第(n-1)延迟单元的CML缓冲器延迟的时钟信号对来输出延迟时钟信号对。第一CML复用器15n2可以接收第一选择信号SEL1、被CML缓冲器15n1延迟的时钟信号对和接地电压VSS。第一CML复用器15n2可以基于第一选择信号SEL1，向第(n-1)延迟单元的第一CML复用器输出被CML缓冲器15n1延迟的时钟信号对和接地电压VSS中的一个。当第一选择信号SEL1为逻辑高电平时，第一CML复用器15n2可以向第(n-1)延迟单元的第一CML复用器输出被CML缓冲器15n1延迟的时钟信号对。第二CML复用器15n3可以接收第二选择信号SEL2、被CML缓冲器15n1延迟的时钟信号对和接地电压VSS。第二CML复用器15n3可以基于第二选择信号SEL2，向第(n-1)延迟单元的第二CML复用器输出被CML缓冲器15n1延迟的时钟信号对和接地电压VSS中的一个。当第二选择信号SEL2为逻辑高电平时，第二CML复用器15n3可以向第(n-1)延迟单元的第二CML复用器输出被CML缓冲器15n1延迟的时钟信号对。

图16是图示根据本公开的实施例的CML缓冲器1600的配置的图。CML缓冲器1600可以被应用为图15所示的CML缓冲器1511、1521、……、和15n1中的每一个。参考图16，CML缓冲器1600可以通过差分放大输入信号对IN和INB，来生成输出信号对OUT1和OUT1B。CML缓冲器1600可以包括第一晶体管T11、第二晶体管T12和第三晶体管T13。第一至第三晶体管T11、T12和T13中的每个晶体管可以是N沟道MOS晶体管。第一晶体管T11可以耦合在公共节点CN1与被供应接地电压VSS的端子之间，并且第一晶体管T11的栅极可以接收使能信号EN。当使能信号EN被启用时，第一晶体管T11可以形成从公共节点CN1到被供应接地电压VSS的端子的电流路径。第二晶体管T12可以耦合在负输出节点ON1与公共节点CN1之间，并且第二晶体管T12的栅极可以接收第一输入信号IN。第二晶体管T12可以基于第一输入信号IN的电压电平，通过将负输出节点ON1耦合到公共节点CN1来改变负输出节点ON1的电压电平。负输出信号OUT1B可以从负输出节点ON1输出。第三晶体管T13可以耦合在正输出节点OP1与公共节点CN1之间，并且第三晶体管T13的栅极可以接收第二输入信号INB。第二输入信号INB可以是具有与第一输入信号IN的逻辑电平相反的逻辑电平的互补信号。第三晶体管T13可以基于第二输入信号INB的电压电平，通过将正输出节点OP1耦合到公共节点CN1来改变正输出节点OP1的电压电平。正输出信号OUT1可以从正输出节点OP1输出。CML缓冲器1600还可以包括第一负载电阻器R11和第二负载电阻器R12。第一负载电阻器R11可以耦合在被供应电源电压VDD的端子与负输出节点ON1之间。第二负载电阻器R12可以耦合在被供应电源电压VDD的端子与正输出节点OP1之间。CML缓冲器1600还可以包括电流源IS1。电流源IS1可以耦合到公共节点CN1和被供应接地电压VSS的端子之间，并且电流源IS1可以允许恒定电流从公共节点CN1流到被供应接地电压VSS的端子。

图17是图示根据本公开的实施例的CML复用器1700的配置的图。CML复用器1700可以被应用为图15所示的CML复用器1512、1513、1522、1523、15n2和15n3中的每一个。CML复用器1700可以包括基于选择信号SEL来选择性操作的两个放大器电路。CML复用器1700可以包括第一放大器电路1710和第二放大器电路1720。当选择信号SEL具有第一逻辑电平时，第一放大器电路1710可以通过差分放大第一输入信号对IN1和IN1B来生成输出信号对OUT和OUTB。当选择信号SEL具有第二逻辑电平时，第二放大器电路1720可以通过差分放大第二输入信号对IN2和IN2B来生成输出信号对OUT和OUTB。

第一放大器电路1710可以包括第一晶体管T21、第二晶体管T22和第三晶体管T23。第一至第三晶体管T21、T22和T23中的每个晶体管可以是N沟道MOS晶体管。第一晶体管T21可以耦合在第一公共节点CN21与被供应接地电压VSS的端子之间，并且第一晶体管T21的栅极可以接收选择信号SEL。当选择信号SEL被启用为逻辑高电平时，第一晶体管T21可以形成从第一公共节点CN21到被供应接地电压VSS的端子的电流路径。第二晶体管T22可以耦合在负输出节点ON2与第一公共节点CN21之间，并且第二晶体管T22的栅极可以接收第一输入信号IN1。第二晶体管T22可以基于第一输入信号IN1，通过将负输出节点ON2耦合到第一公共节点CN21来改变负输出节点ON2的电压电平。负输出信号OUTB可以从负输出节点ON2输出。第三晶体管T23可以耦合在正输出节点OP2与第一公共节点CN21之间，并且第三晶体管T23的栅极可以接收第一输入信号IN1的互补信号IN1B。第三晶体管T23可以基于第一输入信号IN1的互补信号IN1B，通过将正输出节点OP2耦合到第一公共节点CN21来改变正输出节点OP2的电压电平。正输出信号OUT可以从正输出节点OP2输出。

第二放大器电路1720可以包括第四晶体管T24、第五晶体管T25和第六晶体管T26。第四至第六晶体管T24、T25和T26中的每个晶体管可以是N沟道MOS晶体管。第四晶体管T24可以耦合在第二公共节点CN22与被供应接地电压VSS的端子之间，并且第四晶体管T24的栅极可以接收选择信号SEL的互补信号SELB。当选择信号SEL的互补信号SELB是逻辑高电平时，第四晶体管T24可以形成从第二公共节点CN22到被供应接地电压VSS的端子的电流路径。第五晶体管T25可以耦合在负输出节点ON2与第二公共节点CN22之间，并且第五晶体管T25的栅极可以接收第二输入信号IN2。第五晶体管T25可以基于第二输入信号IN2，通过将负输出节点ON2耦合到第二公共节点CN22来改变负输出节点ON2的电压电平。第六晶体管T26可以耦合在正输出节点OP2与第二公共节点CN22之间，并且第六晶体管T26的栅极可以接收第二输入信号IN2的互补信号IN2B。第六晶体管T26可以基于第二输入信号IN2的互补信号IN2B，通过将正输出节点OP2耦合到第二公共节点CN22来改变正输出节点OP2的电压电平。

CML复用器1700还可以包括第一负载电阻器R21、第二负载电阻器R22和电流源IS2。第一负载电阻器R21可以耦合在被供应电源电压VDD的端子与负输出节点ON2之间。第二负载电阻器R22可以耦合在被供应电源电压VDD的端子与正输出节点OP2之间。电流源IS2可以耦合在第一放大器电路1710的第一晶体管T21、第二放大器电路1720的第四晶体管T24与被供应接地电压VSS的端子之间。电流源IS2可以允许恒定电流从第一晶体管T21和第四晶体管T24流到被供应接地电压VSS的端子。CML复用器1700的第一放大器电路1710和第二放大器电路1720可以基于选择信号SEL选择性地操作。第一放大器电路1710和第二放大器电路1720中的每一个可以具有与图16的CML缓冲器1600相同的结构。因此，CML缓冲器1600和CML复用器1700的延迟时间可以基本相同，并且可以被设置为单位延迟时间的基本一半。

以下将参考图14至17描述根据本公开的实施例的延迟线1400的操作。首先，可以执行粗略延迟锁定操作以设置延迟线1400的延迟量。例如，在默认状态下，粗略移位寄存器1411可以将使能信号EN<1>、第一选择信号SEL1<1>和第二选择信号SEL2<1>启用到逻辑高电平。第一延迟单元1412-1的CML缓冲器1511可以延迟第一输入时钟信号CLKIN和第二输入时钟信号CLKINB，第一CML复用器1512可以输出被CML缓冲器1511延迟的时钟信号对作为第一延迟时钟信号对FCLK和FCLKB，第二CML复用器1513可以输出被CML缓冲器1511延迟的时钟信号对作为第二延迟时钟信号对SCLK和SCLKB。第一延迟时钟信号对FCLK和FCLKB可以具有随着第一输入时钟信号CLKIN和第二输入时钟信号CLKINB被延迟两个级(即，CML缓冲器1511和第一CML复用器1512)而获取的相位。这两个级的延迟时间可以对应于单位延迟时间。第二延迟时钟信号对SCLK和SCLKB可以具有随着第一输入时钟信号CLKIN和第二输入时钟信号CLKINB被延迟两个级(即，CML缓冲器1511和第二CML复用器1513)而获取的相位。因此，粗略延迟线1412可以输出具有与第二延迟时钟信号对SCLK和SCLKB相同的相位的第一延迟时钟信号对FCLK和FCLKB。在粗略延迟锁定操作期间，权重R<1:m>可以具有预设值或默认值，并且精细延迟电路1420可以基于权重R<1:m>，通过对从粗略延迟电路1410输出的第一延迟时钟信号对FCLK、FCLKB和第二延迟时钟信号对SCLK和SCLKB的相位进行混合，来生成第一输出时钟信号CLKOUT和第二输出时钟信号CLKOUTB。精细延迟电路1420可以通过将第二延迟时钟信号对SCLK和SCLKB另外延迟一个级(即，CML缓冲器1422-1)来生成移位时钟信号对SSCLK和SSCLKB。因此，移位时钟信号对SSCLK和SSCLKB可以具有随着第一输入时钟信号CLKIN和第二输入时钟信号CLKINB被延迟三个级而获取的相位，并且可以具有与第一延迟时钟信号对FCLK和FCLKB相比与一个级相对应的相位差(即，与单位延迟时间的基本一半相对应的相位差)。

如果粗略控制信号DCC的粗略增加信号INCC被启用，则粗略移位寄存器1411可以保持使能信号EN<1>的使能状态，并且第二选择信号SEL2<1>可以将第一选择信号SEL1<1>禁用到逻辑低电平，并且可以将使能信号EN<2>和第一选择信号SEL1<2>启用到逻辑高电平。第二延迟单元1412-2的CML缓冲器1521可以接收被第一延迟单元1412-1的CML缓冲器1511延迟的时钟信号对，并且可以延迟所接收的时钟信号对。第二延迟单元1412-2的第一CML复用器1522可以向第一延迟单元1412-1的第一CML复用器1512输出被CML缓冲器1521延迟的时钟信号对，并且第一延迟单元1412-1的第一CML复用器1512可以将从第二延迟单元1412-2的第一CML复用器1522输出的时钟信号对作为第一延迟时钟信号对FCLK和FCLKB来输出。第一延迟单元1412-1的第二CML复用器1513可以输出被CML缓冲器1511延迟的时钟信号对，作为第二延迟时钟信号对SCLK和SCLKB。第一延迟时钟信号对FCLK和FCLKB可以具有随着第一输入时钟信号CLKIN和第二输入时钟信号CLKINB被延迟四个级(即，第一延迟单元1412-1的CML缓冲器1511、第二延迟单元1412-2的CML缓冲器1521、第二延迟单元1412-2的第一CML复用器1522和第一延迟单元1412-1的第一CML复用器1512)而获取的相位。第二延迟时钟信号对SCLK和SCLKB可以具有随着第一输入时钟信号CLKIN和第二输入时钟信号CLKINB被延迟两个级而获取的相位。移位时钟信号对SSCLK和SSCLKB可以具有随着第一输入时钟信号CLKIN和第二输入时钟信号CLKINB被延迟三个级而获取的相位，并且第一延迟时钟信号对FCLK和FCLKB以及移位时钟信号对SSCLK和SSCLKB可以具有与一个级相对应的相位差。与第一延迟时钟信号对FCLK和FCLKB相比，移位时钟信号对SSCLK和SSCLKB的相位可以超前与单位延迟时间的基本一半相对应的相位。

如果粗略控制信号DCC的粗略增加信号INCC再次被启用，则粗略移位寄存器1411可以保持使能信号EN<1>、使能信号EN<2>和第一选择信号SEL1<2>的使能状态，可以将第二选择信号SEL2<1>禁用到逻辑低电平，并且可以将第二选择信号SEL2<2>启用到逻辑高电平。第二延迟单元1412-2的第一CML复用器1522可以向第一延迟单元1412-1的第一CML复用器1512输出被CML缓冲器1521延迟的时钟信号对，并且第一延迟单元1412-1的第一CML复用器1512可以将从第二延迟单元1412-2的第一CML复用器1522输出的时钟信号对作为第一延迟时钟信号对FCLK和FCLKB输出。第二延迟单元1412-2的第二CML复用器1523可以向第一延迟单元1412-1的第二CML复用器1513输出被第二延迟单元1412-2的CML缓冲器1521延迟的时钟信号对，并且第一延迟单元1412-1的第二CML复用器1513可以将从第二延迟单元1412-2的第二CML复用器1523输出的时钟信号对作为第二延迟时钟信号对SCLK和SCLKB输出。第一延迟时钟信号对FCLK和FCLKB可以具有随着第一输入时钟信号CLKIN和第二输入时钟信号CLKINB被延迟四个级而获取的相位。第二延迟时钟信号对SCLK和SCLKB可以具有随着第一输入时钟信号CLKIN和第二输入时钟信号CLKINB被延迟四个级(即，第一延迟单元1412-1的CML缓冲器1511、第二延迟单元1412-2的CML缓冲器1521、第二延迟单元1412-2的第二CML复用器1523和第一延迟单元1412-1的第二CML复用器1513)而获取的相位。移位时钟信号对SSCLK和SSCLKB可以具有随着第一输入时钟信号CLKIN和第二输入时钟信号CLKINB被延迟五个级而获取的相位，并且第一延迟时钟信号对FCLK和FCLKB以及移位时钟信号对SSCLK和SSCLKB可以具有与一个级相对应的相位差。与相移时钟信号对SSCLK和SSCLKB相比，第一延迟时钟信号对FCLK和FCLKB的相位可以超前与单位延迟时间的基本一半相对应的相位。

当粗略延迟锁定操作完成时，可以执行精细延迟锁定操作。当执行精细延迟锁定操作时，权重R<1:m>的逻辑值可以通过精细控制信号DCF来改变。当权重R<1:m>的逻辑值以逐步方式改变时，相位混合电路1422可以将第一输出时钟信号CLKOUT和第二输出时钟信号CLKOUTB的相位改变与一个级相对应的相位的1/m。权重R<1:m>可以像温度计码那样改变。如果权重R<1:m>达到最小值或最大值，则粗略控制信号DCC的粗略增加信号INCC和粗略减少信号DECC中的一个可以被启用，并且权重R<1:m>可以从最小值增加或从最大值减少。例如，假定在粗略延迟锁定操作期间第一延迟时钟信号对FCLK、FCLKB和第二延迟时钟信号对SCLK和SCLKB的相位被设置为相同。当在精细延迟锁定操作期间第一输出时钟信号CLKOUT和第二输出时钟信号CLKOUTB的相位超前于目标时钟信号的相位时，精细增加信号INCF可以被启用。每当精细增加信号INCF被启用时，精细移位寄存器1421就可以连续地增加权重R<1:m>的逻辑值。随着权重R<1:m>的逻辑值增加，第一输出时钟信号CLKOUT和第二输出时钟信号CLKOUTB的相位可以接近于移位时钟信号对SSCLK和SSCLKB的相位。在权重R<1:m>达到最大值并且第一输出时钟信号CLKOUT和第二输出时钟信号CLKOUTB的相位仍然超前于目标时钟信号的相位的情况下，可以启用粗略增加信号INCC，并且可以从粗略延迟电路1410生成第一延迟时钟信号对FCLK和FCLKB，与第二延迟时钟信号对SCLK和SCLKB相比，第一延迟时钟信号对FCLK和FCLKB的相位滞后单位延迟时间。由于权重R<1:m>是最大值，所以第一输出时钟信号CLKOUT和第二输出时钟信号CLKOUTB的相位仍然可以接近于移位时钟信号对SSCLK和SSCLKB的相位。当精细增加信号INCF被连续启用时，权重R<1:m>的逻辑值可以以逐步方式从最大值减少。随着权重R<1:m>的逻辑值减少，第一输出时钟信号CLKOUT和第二输出时钟信号CLKOUTB的相位可以接近第一延迟时钟信号对FCLK和FCLKB，并且可以滞后单位延迟时间的1/16。因此，即使当粗略延迟电路1410在粗略延迟锁定操作期间将第一延迟时钟信号对FCLK、FCLKB和第二延迟时钟信号对SCLK和SCLKB的相位改变与单位延迟时间相对应的相位时，精细延迟电路1420也可以将第一输出时钟信号CLKOUT和第二输出时钟信号CLKOUTB的相位改变与单位延迟时间的基本一半相对应的相位。另外，由于精细延迟电路1420可以在精细延迟锁定操作期间以逐步方式将第一输出时钟信号CLKOUT和第二输出时钟信号CLKOUT的相位改变单位延迟时间的1/16，因此精细延迟电路1420可以执行无缝相位混合操作并且具有高分辨率。

本公开所属领域的技术人员应当理解，实施例仅是从所有方面进行说明，而不是限制性的，因为本公开可以以各种其他形式来实现而不背离本公开的技术精神或基本特征。因此，本公开的范围由所附权利要求书而不是由具体实施方式限定，并且根据权利要求书的含义和范围及其等同物得出的所有修改或变化应当被理解为被包括在本公开的范围内。