基于FPGA的上下行数据处理及模拟视频图像采集系统

摘要

本发明提供基于FPGA的上下行数据处理及模拟视频图像采集系统，涉及图像采集领域，包括数据解码模块和信息处理模块，系统包括数据解码模块及信息采集模块，数据解码模块利用输入的模拟视频信号，由微控制器解析出叠加在模拟视频信号场消隐中的下行数据，通过串口输出，发送给信息处理模块，数据解码模块获取的下行数据是实时状态信息，为信息处理模块后续的算法处理提供原始数据，数据解码模块实现下行数据解码功能，实时可靠的计算出状态信息，保证信息处理机获取实时状态。

说明书

技术领域

本发明涉及图像采集领域，尤其涉及基于FPGA的上下行数据处理及模拟视频图像采集系统。

背景技术

电子投票箱图像采集装置将采集的选票图像数据由USB3.0接口芯片通过USB数据线缆传输到计算装置。常见USB3.0大数据传输设备线缆都比较短，而在选票图像采集过程中，由于图像采集装置与计算装置的USB连接线缆传输距离过长，传输损耗过大，在传输过程中会偶发出现XACT传输错误，产生USB连接突然断开后又迅速恢复的现象。即USB3.0闪断，出现闪断以后原有采集系统会终止图像采集而无法恢复正常。

专利号为CN109756642B的申请文件公开了一种选票图像采集系统的控制方法及选票图像采集系统。本申请提供的选票图像采集系统包括图像采集装置和计算装置，图像采集装置与计算装置通过USB数据线连接，选票图像采集系统的控制方法包括：FPGA芯片将采集的选票图像数据经处理后传输到存储芯片；存储芯片存储选票图像数据；FPGA芯片将存储芯片存储的选票图像数据通过USB接口芯片传输到计算装置。通过增加存储芯片存储选票图像数据，在出现USB闪断时，FPGA芯片可以读取存储芯片存储的选票图像数据进行重传，解决了USB闪断时计算装置接收的选票图像数据有缺失的问题，保证了选票图像数据的完整采集。

上行数据到来时刻是不定的，系统在处理自身算法的同时不能兼顾上行数据，导致上行数据处理延时和丢失等情况，致使算法结果不准确。

发明内容

本发明的目的在于提供基于FPGA的上下行数据处理及模拟视频图像采集系统，以解决图像采集中上行数据处理延时和丢失的技术问题。

本发明为解决上述技术问题，采用以下技术方案来实现：基于FPGA的上下行数据处理及模拟视频图像采集系统，其特征在于：包括数据解码模块和信息处理模块，数据解码模块包括电源电路、场同步分离电路、CPU处理电路、数据传输电路，信息处理模块包括电源电路、视频图像采集电路、下行数据接口电路、CPU处理电路、视频图像传输电路、视屏图像处理电路，下行数据接口电路接收下行数据，CPU处理电路处理上行数据，下行数据接口电路与CPU处理电路连接；

场同步分离电路将模拟视频中的场同步信号分离出来，数据解码电路以场同步信号作为基准，解析出叠加在模拟视频信号场消隐中的数据信息下行数据，CPU处理电路将数据解码电路解析出来的下行数据进行处理，并发送到数据传输电路，数据传输电路将CPU处理电路发来的下行数据发送给信息处理模块，信息处理模块采集模拟视频信号；信息处理模块采集数据解码模块输出的下行数据、采集电脑输出的上行数据、融合同步视频信号和下行数据、进行图像处理，提升图像质量、处理上行数据，使上行数据滞后于接收图像场同步信号、通过高性能视频解码芯片采集模拟视频，该芯片模拟视频输入通道有抗混淆滤波、数据传输速率高和数据传输过程中的抗干扰能力强，有效的保证了图像数据采集的及时性和可靠性、并行能力强，速度快，具有图像处理的实时性要求。

基于FPGA的上下行数据处理及模拟视频图像采集系统的数据解码模块软件，其特征在于：包括采样控制、数据采集、数据校验和数据解码。

基于FPGA的上下行数据处理及模拟视频图像采集系统的信息处理模块软件，其特征在于：包括视频数据采集、下行数据采集、上行数据采集、数据融合和图像处理。

基于FPGA的上下行数据处理及模拟视频图像采集系统的采集方法，其特征在于：其中数据解码模块上电时，数据解码模块软件首先对主要的外设、通信接口和采样电路完成初始化，待采样电路返回初始化完成的状态后，数据解码模块软件进入下行数据循环解码流程，从端口读入的原始采样数据经过数据校验，将出错的数据丢弃，并输出数据校验错误的状态信息到后续处理环节，若下行数据通过校验，则将数据解码后输出；

信息处理模块下行数据处理被安排在FPGA逻辑中执行，芯片始终处于检测与接收视频和下行信息的状态，当检测到有视频信号后，记录视频行场信息，在视频到达288行时，将同时接收并存储的下行信息融合到视频数据中，然后进行融合数据的缓存，等待USB3.0准备就绪，将融合数据发送至USB3.0接口；

上行数据处理被安排在FPGA逻辑中执行，芯片始终处于检测视频信息和上行数据的状态，当检测到视频到达144行时，将同时接收并存储的上行数据发送出去。

本发明的有益效果是：

系统包括数据解码模块及信息采集模块，数据解码模块利用输入的模拟视频信号，由微控制器解析出叠加在模拟视频信号场消隐中的下行数据，通过串口输出，发送给信息处理模块，数据解码模块获取的下行数据是实时状态信息，为信息处理模块后续的算法处理提供原始数据，数据解码模块实现下行数据解码功能，实时可靠的计算出状态信息，保证信息处理机获取实时状态。

附图说明

图1为本发明的系统框体；

图2为本发明的数据解码模块框图；

图3为本发明的数据解码模块电源电路图；

图4为本发明的数据解码模块场同步分离电路图；

图5为本发明的数据解码模块数据解码电路图；

图6-A为本发明的数据解码模块CPU处理局部电路图；

图6-B为本发明的数据解码模块CPU处理局部电路图；

图7为本发明的数据解码模块数据传输电路图；

图8为本发明的信息处理模块框图；

图9为本发明的信息处理模块电源电路图；

图10为本发明的信息处理模块视频图像采集电路图；

图11为本发明的信息处理模块视频图像处理电路图；

图12为本发明的信息处理模块下行数据接口电路图；

图13-A为本发明的信息处理模块CPU处理局部电路图；

图13-B为本发明的信息处理模块CPU处理局部电路图；

图14-A为本发明的信息处理模块视频图像传输局部电路图；

图14-B为本发明的信息处理模块视频图像传输局部电路图；

图14-C为本发明的信息处理模块视频图像传输局部电路图；

图15为本发明数据解码模块软件框图；

图16为本发明数据解码模块软件工作原理框图；

图17为本发明数据解码模块软件工作流程框图；

图18为本发明信息处理模块软件框图；

图19为本发明信息处理模块软件工作流程图；

图20为本发明上行数据在FPGA逻辑中执行原理图；

图21为本发明信息处理模块软件内部数据流程图。

具体实施方式

下面结合附图描述本发明的具体实施例。

实施例

基于FPGA的上下行数据处理及模拟视频图像采集系统，包括数据解码模块和信息处理模块，如图1所示，数据解码模块实时解析模拟视频信号中叠加的下行数据，并传输给信息处理模块；信息处理模块解码模拟视频信号，采集下行数据；将下行数据融合至图像信号中，发送至PC，采集上行数据，通过算法处理，使指令数据同步于每场图像的中间时刻，并发送给A，图中A为本系统的嵌入设备，PC为计算机。

数据解码模块由电路电路、场同步分离电路、数据解码电路、CPU处理电路和数据传输电路组成，数据解码模块利用输入的模拟视频信号，由微控制器解析出叠加在模拟视频信号场消隐中的下行数据，通过串口输出，发送给信息处理模块；

数据解码模块获取的下行数据是A的实时状态信息，为信息处理模块后续的算法处理提供原始数据；

数据解码模块实现下行数据解码功能，实时可靠的计算出A的状态信息，保证信息处理机实时获取A的状态；

数据解码模块各分部电路图如图2-7所示，电源电路将DC+5V转换成DC+3.3V，给整个系统供电，场同步分离电路将模拟视频中的场同步信号分离出来，数据解码电路以场同步信号作为基准，解析出叠加在模拟视频信号场消隐中的数据信息下行数据，CPU处理电路将数据解码电路解析出来的下行数据进行处理，并发送到数据传输电路，数据传输电路将CPU处理电路发来的下行数据发送给信息处理模块。

信息处理模块由电路电路、视频图像采集电路、下行数据接口电路、CPU处理电路、视频图像处理电路和视频图像传输电路组成；

针对信息处理模块的功能和实时性要求，采用SOC架构芯片，该芯片上集成了硬件处理器和FPGA可编程逻辑，是FPGA技术发展的重要方向，既有高性能的处理能力，又可以灵活的可编程配置，信息处理模块主处理芯片采用的ZYNQ-7000芯片，其中可编程逻辑部分负责视频图像各种算法实现，并行能力强，速度快，ARM处理器系统负责各种配置、运行管理和对外接口通信，编程简单快捷，硬件处理器部分和逻辑部分分工明确、相互协同，相对于传统的处理器，其处理速度得到了大大提升；信息处理模块上集成了高速DDR内存，在算法处理过程中高速缓存图像数据，信息处理模块的图像输入采取PAL制式输入，信息处理模块与地面信息收发装置便携式计算机之间的通信接口采用USB3.0协议，充分使用USB3.0的传输带宽，将大容量的实时图像传送给地面信息收发装置便携式计算机；

信息处理模块各分部电路图如图8-14所示，电源电路将输入电源转换成DC+3.3V或DC+1.8V，给整个系统供电，视频图像采集电路将输入的模拟视频采集为数字信号，视频图像处理电路处理视频图像采集电路采集的数字信号，下行数据接口电路采集数据解码模块发送过来的下行数据，CPU处理电路处理图像和数据信息，并发送给视频图像传输电路，视频图像传输电路将处理完成的信息发送至信息处理机。

本系统中数据处理模块软件由采样控制、数据采集、数据校验和数据解码部分组成，如图15所示，其工作原理如下：上电时，数据解码模块软件首先对主要的外设、通信接口和采样电路完成初始化，待采样电路返回初始化完成的状态后，数据解码模块软件进入下行数据循环解码流程。从端口读入的原始采样数据经过数据校验，将出错的数据丢弃，并输出数据校验错误的状态信息到后续处理环节，若下行数据通过校验，则将数据解码后输出，如图16所示。

本系统中信息处理模块软件由视频数据采集、下行数据采集、上行数据采集、数据融合和图像处理模块组成，如图17所示，其工作原理为：下行数据处理被安排在FPGA逻辑中执行，芯片始终处于检测与接收视频和下行信息的状态。当检测到有视频信号后，记录视频行场信息，在视频到达288行时，将同时接收并存储的下行信息融合到视频数据中，然后进行融合数据的缓存，等待USB3.0准备就绪，将融合数据发送至USB3.0接口，如图18所示。

上行数据处理被安排在FPGA逻辑中执行，芯片始终处于检测视频信息和上行数据的状态，当检测到视频到达144行时，将同时接收并存储的上行数据发送出去，如图19-20所示。