用于耐高电压高速接口的具有低漏电流的电过应力保护

摘要

提供具有低漏电流和低电容的耐高压电过应力保护。在一个实施方案中，半导体管芯包括：信号焊盘、电连接所述信号焊盘的内部电路、电连接隔离节点的电源钳位、和电连接在所述信号焊盘和所述隔离节点之间的一个或多个隔离阻断电压装置。所述一个或多个隔离阻断电压装置可操作以将所述信号焊盘与所述电源钳位的电容隔离。在另外的实施方案中，半导体管芯包括信号焊盘、接地焊盘、高电压/高速电连接所述信号焊盘的内部电路、和在信号焊盘和接地焊盘之间的第一晶闸管和第二晶闸管。

说明书

技术领域

本发明的实施方案涉及电子系统，更具体地涉及具有低漏电、低电容和/或耐高压电过应力保护。

背景技术

某些电子系统可受到电过应力事件的影响，或受到电压快速变化和高功率的短时电信号的影响。电过应力事件包括例如由于物体或人向电子系统突然释放电荷而引起的电过应力(EOS)和静电放电(ESD)。

电过应力事件可以通过在IC的相对较小区域内产生过压条件和高水平功耗来损坏或破坏集成电路(IC)。高功耗会增加IC温度，并可能导致许多问题，例如栅极氧化物穿通、结损坏、金属损坏和表面电荷积累。

发明内容

提供具有低漏电流和低电容的电过应力保护。在某些实施方案中，半导体芯片包括电源钳位，用于在芯片的电接口处保护避免电过应力。电源钳位通过至少一个隔离阻断电压装置与焊盘隔离。通过在焊盘和电源钳位之间插入隔离阻断电压装置，焊盘和电源钳位的电容被屏蔽和/或焊盘处泄漏电流量减少。因此，电接口可以以高速、快速信号和/或低静态功耗运行，同时在存在可损坏半导体芯片的电过应力的情况下保持鲁棒性。

在一方面，提供一种具有低漏电流和耐高压电过应力保护的半导体管芯。半导体管芯包括：信号焊盘、电连接所述信号焊盘的内部电路、电连接隔离节点的电源钳位、和电连接在所述信号焊盘和所述隔离节点之间的一个或多个隔离阻断电压装置。所述一个或多个隔离阻断电压装置可操作以将所述信号焊盘与所述电源钳位的电容隔离。

在另一方面，提供一种用于半导体芯片的电接口。电接口包括：信号焊盘；电连接所述信号焊盘的内部电路；电连接隔离节点的电源钳位；和构件，用于将所述信号焊盘与所述电源钳位的电容隔离。用于隔离的构件电连接在所述信号焊盘和所述隔离节点之间。

在另一方面，提供一种提供低电容和低漏电流的电过应力保护的方法。该方法包括：在半导体管芯的信号焊盘处接收电过应力事件；使用与隔离节点电连接的电源钳位放电所述电过应力事件；和使用插入在所述信号焊盘和所述隔离节点之间的至少一个阻断电压装置使所述信号焊盘与所述电源钳位的电容隔离。

在另一方面，提供具有抗电过应力双向保护的半导体管芯。半导体管芯包括：第一焊盘；第二焊盘；正向保护SCR，电连接在所述第一焊盘和所述第二焊盘之间，并被配置为响应于使所述第一焊盘的电压相对于所述第二焊盘的电压增加的电过应力而激活；和反向保护SCR，与所述正向保护SCR并联电连接在所述第一焊盘和所述第二焊盘之间，并被配置为响应于使所述第一焊盘的电压相对于所述第二焊盘的电压降低的电过应力而激活。在某些实施方案中，正向保护SCR或反向保护SCR中的至少一个包括一个或多个栅控二极管。

附图说明

图1A是根据一个实施方案的芯片接口的示意图。

图1B是根据另一个实施方案的芯片接口的示意图。

图1C是根据另一个实施方案的芯片接口的示意图。

图1D是根据另一个实施方案的芯片接口的示意图。

图1E是根据另一个实施方案的芯片接口的示意图。

图2A是根据另一个实施方案的芯片接口的示意图。

图2B是保护电路布局的一个实施例的平面图。

图3A是栅控二极管布局的一个实施例的平面图。

图3B是栅控二极管布局的另一个实施例的平面图。

图3C是根据另一个实施方案的栅控二极管的横截面。

图3D是根据另一个实施方案的栅控二极管的横截面。

图3E是用于栅控二极管的栅极和第一金属层的布局的一个实施例的平面图。

图3F是用于栅控二极管的栅极、第一金属和第二金属层的布局的一个实施例的平面图。

图3G是用于栅控二极管的栅极、第二金属和第三金属层的布局的一个实施例的平面图。

图3H是用于栅控二极管的栅极、第三金属和第四金属层的布局的一个实施例的平面图。

图3I是用于栅控二极管的栅极、第四金属和第五金属层的布局的一个实施例的平面图。

图3J是用于栅控二极管的栅极、第五金属和第六金属层的布局的一个实施例的平面图。

图3K是用于栅控二极管的栅极、第六金属和第七金属层的布局的一个实施例的平面图。

图4是反向保护二极管布局的一个实施例的平面图。

图5是根据一个实施例的电源钳位的示意图。

图6是根据另一实施例的电源钳位的示意图。

图7是图6中电源钳位的1kV人体模型(HBM)时间扫描仿真的一个示例图。

图8是图2A的芯片接口的一种实施方式的漏电流对温度的一个示例的图。

图9是图2A的芯片接口的一种实施方式的寄生电容与温度的关系的一个例子的曲线图。

图10A是保护电路布局的一个实施例的平面图。

图10B是保护电路布局的另一个实施例的平面图。

图11是根据一个实施例的双向保护电路的示意图。

图12是根据一个实施例的正向保护SCR的横截面。

图13A是根据一个实施例的反向保护SCR的横截面。

图13B是图13A的反向保护SCR的一部分的电路图。

图13C是根据另一个实施方案的芯片接口的示意图。

图14A是双向保护电路布局的一个实施例的平面图。

图14B是正向保护SCR布局的一个实施例的平面图。

图14C是反向保护SCR布局的另一个实施例的平面图。

图15A是图11的双向保护电路的一种实施方式在不同温度下的电流与电压的关系图。

图15B是图11的双向保护电路的一种实现方式的电流与电压TLP特性曲线图。

图15C是图11的双向保护电路的一种实施方式的电容与频率特性曲线图。

图15D是图11的双向保护电路的一种实现的电压与时间TLP特性曲线图。

具体实施方式

以下对实施例的详细描述呈现了对本发明的具体实施例的各种描述。然而，本发明可以以多种不同的方式实施。在本描述中，参考了附图，其中相同的附图标记可以指示相同或功能相似的元件。应当理解，图中所示的元件不一定按比例绘制。此外，应当理解，某些实施例可以包括比附图和/或附图中所示的元件的子集更多的元件。此外，一些实施例可以结合来自两个或更多个附图的特征的任何合适的组合。

某些电子系统包括过载保护电路，以保护电路或组件免受电过应力事件的影响。为了帮助保证电子系统的可靠性，制造商可以在定义的压力条件下测试电子系统，这些压力条件可以通过各种组织制定的标准来描述，例如联合电子设备工程委员会(JEDEC)、国际电工委员会(IEC)和汽车工程委员会(AEC)。这些标准可以涵盖多种电过应力事件，包括电过应力(EOS)和/或静电放电(ESD)。

通过一个或多个隔离阻断电压装置与焊盘隔离的电源钳位

提供具有低漏电流和低电容的电过应力保护。在某些实施方案中，半导体芯片包括一个电源钳位，用于防止芯片电接口焊盘处的电过应力。电源钳位通过至少一个隔离阻断电压器件与焊盘隔离。通过在焊盘和电源钳位之间插入隔离阻断电压器件，焊盘与电源钳位的电容屏蔽和/或减少了焊盘处的漏电流量。因此，电接口可以以高速、快速信令和/或低静态功耗运行，同时在存在可能损坏半导体芯片的电过应力的情况下保持鲁棒性。

这种电过应力保护方案适用于范围广泛的焊盘，包括但不限于在漏电流和/或电容的严格限制下操作的焊盘。例如，本文的教导可用于为高清晰度多媒体接口(HDMI)的消费电子控制(CEC)焊盘提供保护。

隔离阻断电压器件的示例包括但不限于隔离二极管、隔离晶闸管和/或在低于阻断电压的电压下几乎不导电而在高于阻断电压的电压下导电的其他器件。

图1A是根据一个实施例的芯片接口10的示意图。芯片接口10包括芯片引脚或焊盘1、内部电路2、隔离二极管3和电源钳位9。芯片接口10对应于半导体管芯或芯片的电接口的一部分。

在描述的实施方案中，已经包括隔离二极管3以帮助减少电源钳位9的寄生电容对内部电路2的操作的影响。如图1A所示，隔离二极管3与电源钳位9在焊盘1和参考电压例如地之间串联电连接。在某些实施方式中，参考电压连接到芯片的另一个焊盘，例如接地焊盘。

尽管示出了具有隔离二极管的实施例，但是这里的教导适用于其他类型的隔离阻断电压器件。例如，可以使用隔离二极管、隔离晶闸管和/或其他隔离阻断电压装置。此外，本文的教导适用于使用不同类型的两个或更多个隔离阻断电压装置的组合的实施方式。例如，一个或多个隔离二极管可以与一个或多个隔离晶闸管在信号焊盘和隔离节点之间串联电连接。

电源钳位9为内部电路2提供电过应力保护。例如，当电过应力导致焊盘1的电压升高(相对于参考电压)达到触发电压时，电源钳位9激活以提供正向保护。尽管未在图1A中描绘，但在某些实施方式中，芯片接口10还包括反向保护电路，用于防止导致焊盘1的电压相对于参考电压降低的电过应力。

电源钳位9和隔离二极管3之间的节点对应于不直接连接到半导体管芯的焊盘或引脚的隔离节点11。相反，隔离节点11通过隔离二极管3与焊盘1电隔离并且通过电源钳位9与参考电压(例如，在参考电压由接地焊盘提供的实现中)电隔离。隔离节点11在本文中也被称为虚拟电源。

某些电过应力保护电路表现出较大量的回弹，对应于保护电路的触发电压和保护电路的保持电压之间的差异。具有大量回弹的保护电路可能具有某些理想的特性，但可能不适用于某些应用。例如，这种保护电路的大量回弹和/或低保持电压对于为某些类型的内部电路和/或焊盘提供保护可能是不可接受的。

包括隔离二极管3不仅屏蔽或隔离了内部电路2与电源钳位9的寄生电容，而且隔离二极管3还增加了用于过应力保护的保持电压，从而使更大范围的保护电路适用于保护内部电路2。隔离二极管3还可以帮助降低电源钳位9的漏电流，从而提高性能。

在某些实施方式中，隔离二极管3被实施为栅控二极管。例如，栅控二极管可以包括形成在半导体区(例如，p型或n型半导体阱)中的p型区(例如，P+区)和形成在半导体区中的n型区(例如，N+区)。此外，在半导体区的表面上方的p型区和n型区之间包括场板或栅极(例如，场效应晶体管的金属栅极)。具有栅极的二极管在本文中被称为栅控二极管。

使用栅控二极管实现隔离二极管3提供了许多优点，例如在存在工艺、温度和/或电压(PVT)变化的情况下对低电容特性的增强控制。

图1B是根据另一实施例的芯片接口15的示意图。图1B的芯片接口15类似于图1A的芯片接口10，除了芯片接口15还包括与第一隔离二极管3串联的第二隔离二极管4。

在某些实施方式中，包括与电源钳位串联的两个或更多个隔离二极管。包括两个或更多隔离二极管可以进一步降低寄生电容和/或漏电流。此外，包括两个或更多隔离二极管可以增加用于过应力保护的保持电压和/或减少电源钳位9回弹的不利影响。尽管示出了具有两个隔离二极管的示例，但可以包括串联的三个或更多隔离二极管。

图1C是根据另一实施例的芯片接口20的示意图。图1C的芯片接口20与图1A的芯片接口10类似，不同之处在于芯片接口20还包括反向保护电路12。如图1C所示，反向保护电路12电性连接于焊盘1和参考电压例如地之间。

反向保护电路12的参考电压可以与电源钳位9的参考电压相同或不同。例如，在一个例子中，反向保护电路12的参考电压和电源钳位9的参考电压由公共焊盘提供，例如共享接地焊盘。在另一示例中，反向保护电路12的参考电压和电源钳位9的参考电压由单独的焊盘提供。在使用单独焊盘的实施方式中，参考电压可以具有相同的电压电平或不同的电压电平。

在某些实施方式中，包括反向保护电路以提供针对降低焊盘电压的电过应力的保护。反向保护电路的示例包括但不限于二极管和/或可控硅整流器(SCR)。SCR在本文中也称为晶闸管。

图1D是根据另一实施例的芯片接口25的示意图。图1D的芯片接口25类似于图1A的芯片接口10，不同之处在于芯片接口25还包括第一反向保护二极管6和第二反向保护二极管7。

如图1D所示，第一反向保护二极管6与电源钳位9并联，第一反向保护二极管6的正极电连接参考电压，第一反向保护二极管6的负极电连接到隔离节点11。另外，第二反向保护二极管7与第一反向保护二极管6串联电连接，第二反向保护二极管7的阳极与隔离节点11电连接，第二反向保护二极管7的阴极与焊盘1电连接。

图1D的芯片接口25图示了双向的电过应力保护电路的另一个实施例。例如，当负极性电过应力事件导致焊盘1的电压相对于参考电压降低时，电流通过第一反向保护二极管6和第二反向保护二极管7传导以减轻电过应力。

图1E是根据另一实施例的芯片接口30的示意图。图1E的芯片接口30类似于图1B的芯片接口15，不同之处在于芯片接口30还包括第一反向保护二极管6、第二反向保护二极管7和第三反向保护二极管8。

如图1E所示，第一反向保护二极管6、第二反向保护二极管7和第三反向保护二极管8串联在参考电压和焊盘1之间。尽管显示了三个二极管串联的示例，但可以包括更多或更少的反向保护二极管。

图1E的芯片接口30图示了双向的电过应力保护电路的另一个实施例。

图2A是根据另一实施例的芯片接口50的示意图。芯片接口50包括信号焊盘21(本例中为HDMI接口的CEC引脚)、接地焊盘23、隔离二极管3、第一反向保护二极管13、第二反向保护二极管14、电源钳位29(在本例中，触发电压约为3.3V)和内部电路22。

芯片接口50包括反向保护电路，其实现为串联在信号焊盘21和接地焊盘23之间的第一反向保护二极管13和第二反向保护二极管14。虽然示出了反向保护电路的一个示例，但是反向保护的其他实现方式是可能的。此外，虽然描绘了具有两个反向保护二极管的示例，但可以包括更多或更少的反向保护二极管。

在描述的实施方案中，内部电路22包括CEC接收部分(CEC RX)，包括第一接收n型场效应晶体管(NFET)31、第二接收NFET 32、接收器33、接收保护和控制电路34、第一接收电阻器35和第二接收电阻器36。如图2A所示，接收保护和控制电路34控制第一接收NFET 31和第二接收NFET 32的栅极电压。

内部电路22还包括CEC发射部分(CEC TX)，包括第一发射NFET 41、第二发射NFET42和发射保护和控制电路43。如图2A所示，发射保护和控制电路43接收启用信号(en)并控制第一传输NFET 41和第二传输NFET 42的栅极电压。内部电路22还包括CEC保护部分(CECPROT)，其包括第一感测电阻器45和第二感测电阻器46，其作为分压器工作，向接收保护和控制电路34和发送保护和控制电路43提供分压。分压随信号焊盘21的电压而变化。

图2B是用于保护电路的布局70的一个实施例的平面图。布局70对应于图2A的电接口50的保护电路布局的一种实施方式。该布局包括低漏电钳位段61(对应电源钳位29的布局)、二极管上行段62(对应隔离二极管3的布局)和二极管下行段63(对应于第一反向保护二极管13和第二反向保护二极管14的布局)。在该示例中，布局70具有大约100μm乘140μm的覆盖区。

图3A是栅控二极管110的布局的一个实施例的平面图。

栅控二极管110包括半导体区100，其可对应于掺杂阱或基板。当半导体区100具有p型掺杂时，栅控二极管110被称为p型栅控二极管。此外，当半导体区100具有n型掺杂时，栅控二极管110被称为n型栅控二极管。

继续参考图3A，栅控二极管110还包括P+阳极区101、N+阴极区102和在P+阳极区101和N+阴极区102之间的半导体区100上方延伸的金属栅极103。

使用门控二极管实现隔离二极管(例如图1A-2A的第一隔离二极管3和/或第二隔离二极管4)提供了许多优点，例如减少漏电流、降低寄生电容和/或更高保持电压。此外，在存在PVT变化的情况下，栅控二极管可以具有优异的低电容特性。在本文的某些实施方式中，栅控二极管的栅极在操作期间是电浮动的。

图3B是栅控二极管120的布局的另一个实施例的平面图。栅控二极管120包括P+阳极区101、N+阴极区102、金属栅极103、n型阱(NW)112和P+环115。在该示例中，栅控二极管120制造在p型基板(PSUB)111中。

如图3B所示，P+阳极区101和N+阴极区102形成在NW 112中。因此，图3B的栅控二极管120是n型栅控二极管。P+阳极区101可使用金属化(例如，与半导体管芯的后端处理相关的金属化)彼此电连接以形成栅控二极管120的阳极端子。另外，N+阴极区102可使用金属化而彼此电连接以形成栅控二极管120的阴极端子。

在描述的实施方案中，栅控二极管120包括使用金属化电连接在一起的多个部分或腿。使用多个部分来实现栅控二极管120有助于实现紧凑的面积和/或期望的操作特性，例如电流处理能力。

图3C是根据另一个实施例的栅控二极管130的横截面。栅控二极管130形成在PSUB111中，并且包括P+阳极区101、N+阴极区102、金属栅极103、NW 112和P+保护环115。

在图3C中，描绘了栅控二极管130的横截面。当从上方观察时，栅控二极管130可以具有以多种方式实施的布局，例如平面布局配置或环形配置。例如，可以使用根据图3B的平面布局配置来实现栅控二极管130。

在描述的实施方案中，栅控二极管130直接形成在PSUB 111中。然而，本文的教导适用于其他配置，例如其中基板包括在掺杂或未掺杂的支撑基板上的p型外延层并且在p型外延层中制造栅控二极管130的实施方式。尽管图3B中未示出，但PSUB 111通常包括形成于其中的其他器件或结构。例如，这里的芯片接口的任何电路都可以制造在半导体管芯的公共基板上。

栅控二极管可以包括各种阱(例如，n型阱(NW)和/或p型阱(PW)区)、各种有源区(例如，n型有源(N+)和/或p型有源(P+)区)、栅极结构(例如，金属栅极)和/或其他结构。如本领域普通技术人员将理解的，P+区具有比PW更高的掺杂浓度，PW又具有比p型基板更高的掺杂浓度。此外，N+区域的掺杂浓度高于NW。本领域普通技术人员将了解这些区域中掺杂剂的各种浓度。

应当理解，因为半导体器件内的区域是通过用不同的杂质或不同浓度的杂质掺杂半导体材料的不同部分来定义的，不同区域之间的离散物理边界可能实际上不存在于完整的设备中，而是区域可能从一个过渡到另一个。这种类型的图中所示的一些边界和被说明为陡峭的结构仅仅是为了帮助读者。本领域普通技术人员将理解，p型区可以包括p型半导体材料，例如硼，作为掺杂剂。此外，n型区域可以包括n型半导体材料，例如磷，作为掺杂剂。

尽管使用线示意性地示出了电连接，但是本领域的普通技术人员将理解，可以通过后端处理部分地使用金属化来制作带注释的电连接。此外，在某些实施方式中，可以包括焊盘或其他结构，并且可以对应于某些节点。为了附图的清楚，省略了这些细节。

如图3C所示，栅控二极管130包括阳极端子(ANODE)和阴极端子(CATHODE)。另外描绘了用于连接到PSUB 111的基板端子(SUB)。

图3D是根据另一个实施例的栅控二极管135的横截面。栅控二极管135形成于PSUB111中，包括P+阳极区101、N+阴极区102、金属栅极103、PW 114、P+保护环115、PW保护环116、N+隔离环117、NW隔离环118和DNW 119。N+隔离环117、NW隔离环118和DNW 119作为将PW 114与PSUB 111电隔离的n型隔离槽操作。此外，P+保护环115和PW保护环116用作p型保护环。

在描述的实施方案中，使用双极晶体管结构来实现栅控二极管135，其中双极晶体管结构的基极-发射极结用作栅控二极管。相对于图3C的栅控二极管130，栅控二极管135可以提供更低的电容、更高的隔离度和/或更低的反向泄漏电流。

使用线在横截面上方示意性地示出了电连接。如图3D所示，栅控二极管135包括阳极/基极(ANODE/BASE)和阴极/发射极(CATHODE/EMITTER)。此外，还描绘了用于连接到n型隔离槽的隔离/集电极端子(ISO/COLLECTOR)和用于连接到PSUB111/p型保护环的基板端子(SUB)。

图3E-3K示出了栅控二极管的一个实施例的栅极和金属化层的平面图。平面图图示了根据图3D的配置的p型栅控二极管的示例芯片金属化，用于具有四十二个金属栅极的多指实现。

图3E是用于栅控二极管的栅极和第一金属层的布局的一个实施例的平面图。如图3E所示，第一金属层用于在栅控二极管的指之间布线，并提供与n型隔离槽和p型保护环的连接。

图3F是用于栅控二极管的栅极、第一金属和第二金属层的布局的一个实施例的平面图。如图3F所示，第一金属层和第二金属层覆盖在栅控二极管的指上，以提供增强的瞬态电流密度处理能力。

图3G是用于栅控二极管的栅极、第二金属和第三金属层的布局的一个实施例的平面图。如图3G所示，第三金属层为阳极端子和阴极端子提供低电阻，同时具有相对较大的间距以减少金属间寄生电容。

图3H是用于栅控二极管的栅极、第三金属和第四金属层的布局的一个实施例的平面图。如图3H所示，第四层金属层与第三层金属层重叠，以提供低终端电阻和减少的金属间寄生电容。

图3I是用于栅控二极管的栅极、第四金属和第五金属层的布局的一个实施例的平面图。如图3I所示，第五层金属层与第四层金属层重叠，以提供低终端电阻和减少的金属间寄生电容。

图3J是用于栅控二极管的栅极、第五金属和第六金属层的布局的一个实施例的平面图。如图3J所示，第六层金属层与第五层金属层重叠，以提供低终端电阻和减少的金属间寄生电容。

图3K是用于栅控二极管的栅极、第六金属和第七金属层的布局的一个实施例的平面图。如图3K所示，第七层金属层通过连接到布局对角附近的阳极和阴极端子来分配电流并减轻去偏置效应。以这种方式实施金属化有助于提供低电容、均匀的电流密度和/或低通态电阻。如图3K所示，已经描绘了通过栅控二极管的电流路径。

图4是反向保护二极管190的布局的一个实施例的平面图。反向保护二极管190制造在PSUB 111中，并且包括P+区、N+区、金属栅极103、PW 114、NW 118、DNW 119和p型保护环133。

反向保护二极管190示出了根据本文教导的用于电接口的反向保护电路的一个实施例。例如，反向保护二极管190可用于实现图2A的第一反向保护二极管13和第二反向保护二极管14。尽管反向保护二极管190图示了用于电接口的合适的反向保护电路的一个示例，但是可以根据本文的教导使用反向保护电路的其他实施方式。

反向保护二极管190包括存在于P+阳极区121和N+阴极区122之间的一对串联栅控二极管。P+阳极区121可以使用金属化彼此电连接以形成第一栅控二极管的阳极端子。此外，N+阴极区122可以使用金属化而彼此电连接以形成第二栅控二极管的阴极端子。此外，金属化可用于将第一栅控二极管的阴极连接到第二栅控二极管的阳极，从而串联连接这对栅控二极管。

因此，图4的布局包括两个串联的反向保护栅控二极管。此外，该布局包括多个部分，这些部分彼此并行运行，并使用金属化相互连接。本领域普通技术人员将理解，图4的布局还包括SCR保护组件。

保护环133可以以多种方式实现。例如，保护环133可以包括形成在其中的PW 134和P+区135。在某些实施方式中，P+区135电连接到地。

图5是根据一个实施例的电源钳位210的示意图。电源钳位210包括检测电路201、偏置电路202和钳位203，它们并联在第一端子205和第二端子206之间。

电源钳位210图示了根据本文的教导实现的用于芯片接口的电源钳位的一个实施例。例如，电源钳位210图示了图1A-1E和13C的电源钳位9和/或图2A的电源钳位29的一个实施例。

主动控制电源钳位是一种通过监测与过应力相关的电气条件来检测是否存在电过应力事件的电源钳位。通过实现具有主动控制的电源钳位，相对于依赖于自然结击穿来提供钳位的实现方式，可以实现相对快的激活时间、相对低的静态功耗和/或相对紧凑的面积。

所示的电源钳位210是主动控制的。例如，检测电路201响应于检测到第一端子205和第二端子206之间的电过应力事件的存在而激活检测信号。例如，检测电路201可以包括电阻-电容(RC)网络，其基于监测第一端子205和第二端子206之间的电压差随时间的变化来检测电过应力的存在。

继续参考图5，偏置电路202偏置钳位203以在高阻抗或关断状态与低阻抗或接通状态之间控制钳位203。此外，偏置电路202响应于检测信号的激活而接通钳位203，从而在检测到电过应力时接通钳位203。

图6是根据另一个实施例的电源钳位300的示意图。电源钳位300包括检测电路251、偏置电路和钳位253。偏置电路包括第一偏置电路部分252a和第二偏置电路部分252b，它们统称为偏置电路252a/252b。如图6所示，检测电路251、偏置电路252a/252b和钳位253在第一端子241和第二端子242之间相互并联电连接。

尽管描绘了主动控制的电源钳位的一个实施例，但本文的教导适用于以多种方式实施的电源钳位。例如，主动控制的电源钳位可以包括检测电路、偏置电路和/或以其他方式实现的钳位。

在描述的实施方案中，检测电路251包括第一电容器261、第二电容器262、第一二极管接法PFET 263和第二二极管接法PFET 264。可以使用金属化265绕过第一电容器261和/或可以省略金属化265以串联电连接第一电容器261和第二电容器262。如图6所示，第一二极管连接的PFET 263和第二二极管连接的PFET 264的主体被来自第二偏置电路部分252b的中间电压(VMID)偏置以扩展工作电压范围和/或防止寄生体二极管在某些偏置条件下无意中激活。

第一偏置电路部分252a包括第一双极晶体管271、第二双极晶体管272、第三双极晶体管273、电容器274、第一电阻器275和第二电阻器276。第二偏置电路部分252b包括第一二极管连接的PFET 281、第二二极管连接的PFET 282、第三二极管连接的PFET 283、第四二极管连接的PFET 284、第五二极管连接的PFET 285和第六二极管连接的PFET 286。

在该实施例中，钳位253包括第一钳位NFET 291和第二钳位NFET 292。钳位NFET291和第二钳位292串联包括以增加电压处理能力，并且在某些实现中具有大于工艺技术的最小沟道长度(L

在电源钳位300用于实施图1A-2A和/或13C的电源钳位9的实施例中，电源钳位300的漏电流可以支配焊盘1的总漏电流。例如，在焊盘1的正常操作期间，相对较小比例的焊盘电压出现在隔离阻断电压器件(例如，隔离二极管3)两端，而相对较大比例的焊盘电压出现在电源钳位两端。

为了帮助减少诸如图6的电源钳位300之类的电源钳位的漏电流，电源钳位可以用一个或多个用于减少漏电流的特征来实现。

在第一示例中，电源钳位用堆叠钳位器件实现(例如，堆叠第一钳位NFET 291和第二钳位NFET 292)。

在第二个例子中，电源钳位是用一个或多个钳位FET实现的，这些FET的晶体管长度大于制造工艺所允许的最小沟道长度。例如，关于图6的电源钳位300，第一钳位NFET 291和/或第二钳位NFET 292可以用大于最小沟道长度的沟道长度来实现。在一个实现中，第一NFET 291的沟道长度在160nm到200nm的范围内，例如170nm，以及宽度在600um到800um的范围内，例如750um(使用多个并行单元来实现，如4)。另外，在一种实施方式中，第二NFET 292的沟道长度在200nm到500nm的范围内，例如350nm，以及宽度在600μm到800μm的范围内，例如750μm(使用多个并行单元来实现，例如4)。

在第三个示例中，可以实施用于偏置钳位器件的偏置电路以减少泄漏电流。例如，关于图6的电源钳位300，第二偏置电路部分252b可以用大于最小沟道长度的沟道长度来实现。在一种实施方式中，二极管连接的PFET 281-283的沟道长度可以在1.5微米至2.5微米的范围内，例如2微米，以及器件宽度在250纳米到500纳米的范围内，例如300纳米，而二极管连接的PFET 284-286可以具有0.85μm到1.5μm范围内的沟道长度，例如1μm，以及250nm到500nm范围内的器件宽度，例如300nm。

在第四个示例中，可以实现电源钳位的各种电容器以提供可以减小有源器件的尺寸(并因此减小漏电流)的耦合。例如，关于图6的电源钳位300，在一种实施方式中，电容器274具有在400fF到500fF范围内的电容，例如450fF，而电容器261和电容器262具有500fF至700fF范围内的电容，例如550fF。

在第五个示例中，检测电阻器被实现为具有长沟道长度的有源晶体管以减少漏电流。例如，关于图6的电源钳位300，在一种实施方式中，二极管连接的PFET 263-264的沟道长度在1.5um到2.5um的范围内，例如2um，宽度在250纳米至500纳米，例如300纳米。

在第六个例子中，用于放大检测信号的偏置器件的晶体管区域被实现为具有被选择为减少泄漏电流的器件区域。例如，关于图6的电源钳位300，在一种实施方式中，双极晶体管271-273被实施为具有在50um

在第七示例中，偏置电路的电阻器被实现为具有相对高的电阻以减少泄漏电流。例如，关于图6的电源钳位300，在一种实施方式中，电阻器275-276具有大约50千欧或更大的电阻。

图7是图6的电源钳位300的1kV人体模型(HBM)时间扫描仿真的一个示例的图。该图包括电流对时间的上部和电压对时间的下部。电压对时间的模拟包括第一端子241的电压的曲线图1302。

如图7所示，在本示例中，电源钳位300将峰值电流限制为小于650mA，将峰值电压限制为小于5.5V。

图8是图2A的芯片接口50的一种实施方式的泄漏电流与温度的关系的一个例子的曲线图，其在3.6V的信号焊盘输入电压下工作。

该图包括不同仿真过程角的图，包括快速N/快速P(FF)1311、快速N/慢P(FS)1312、标称N/标称P(TT)1313、慢速N/快速P1314(SF)1314和慢N/慢P(SS)1315。

图9是图2A的芯片接口的一种实施方式的寄生电容与温度的关系的一个例子的曲线图。

该图包括不同仿真过程角的绘图，包括FF 1321、FS 1322、TT 1323、SF 1324和SS1325。

尽管图7-9说明了保护电路仿真结果的各种示例，但其他仿真结果也是可能的，包括取决于实现、应用和/或处理技术的结果。

图10A是保护电路布局的一个实施例的平面图。图10A的布局是通过电源钳位部分、二极管向上部分和二极管向下部分的一般定位来实现的，如上面参考图2B的布局70所讨论的。

例如，该布局包括低漏电钳位段1401(对应于电源钳位29的布局)、二极管上行段1402(对应于隔离二极管3的布局)和二极管下行段1403(对应于第一反向保护二极管13和第二反向保护二极管14的布局)。在此示例中，布局的占位面积约为96μm×131μm。

图10B是保护电路布局的另一个实施例的平面图。图10B的布局类似于图10A的布局，除了图10B中描绘了布局的上部金属层并且省略了下部金属层和掺杂半导体区域。

具有正向保护和反向保护SCR的双向保护电路

图11是根据一个实施例的双向保护电路305的示意图。双向保护电路305包括正向保护SCR 301和反向保护SCR 302。SCR也称为晶闸管。在所示实施例中，双向保护电路305电连接在第一焊盘303(在该示例中为aio)和第二焊盘304(在该示例中为低功率或VSS)之间。

如图11所示，正向保护SCR 301包括与第一焊盘303电连接的阳极，以及与第二焊盘304电连接的阴极。另外，反向保护SCR 302包括与第二焊盘304电连接的阳极和电连接到第一焊盘303的阴极。因此，正向保护SCR 301和反向保护SCR 302彼此反并联电连接。

正向保护SCR 301激活以提供针对正极性电过应力的保护，正极性电过应力导致第一焊盘303的电压相对于第二焊盘304的电压增加。正向保护SCR 301具有控制双向保护电路305的正向保护特性的正向触发电压和正向保持电压。

继续参考图11，反向保护SCR 302激活以提供针对负极性电过应力的保护，所述负极性电过应力导致第一焊盘303的电压相对于第二焊盘304的电压降低。反向保护SCR 302具有反向触发电压和反向保持电压，用于控制双向保护电路305的反向保护特性。

在本文的某些实施方式中，正向保护SCR 301和反向保护SCR 302在具有共享保护环的公共布局中实施以增强集成。

图12是根据一个实施例的正向保护SCR 350的横截面。正向保护SCR 350说明了图11的正向保护SCR 301的一个实施例。

在图12中，描绘了正向保护SCR 350的横截面。当从上方观察时，正向保护SCR 350可以具有以多种方式实施的布局，例如平面布局配置或环形配置。

在描述的实施方案中，正向保护SCR 350直接形成在PSUB 306中。然而，本文的教导适用于其他配置，例如基板包括掺杂或未掺杂支撑基板上方的p型外延层的实施方式，并且正向保护SCR 350在p型外延层中制造。尽管图12中未示出，但PSUB 306通常包括形成于其中的其他器件或结构。例如，正向保护SCR、反向保护SCR和受SCR保护的内部电路可以在公共基板中制造。

正向保护SCR 350包括各种NW和PW区，例如NW 313、PW 314和PW保护环318。另外，已经描绘了各种N+区和P+区，例如P+阳极区312/322、N+阴极区315、N+辅助输入/输出(IO_aux)区316/326、第一P+环区317和第二P+环区319。P+区具有比PW更高的掺杂浓度，PW反过来具有比p型基板更高的掺杂浓度。此外，N+区的掺杂浓度高于NW。本领域普通技术人员将了解这些区域中掺杂剂的各种浓度。

正向保护SCR 350还包括附加结构，包括场板或栅极，例如金属栅极311/321。此外，已经描绘了隔离区310(例如，浅沟槽隔离区)。隔离区310可以以多种方式形成，例如在p型基板中蚀刻沟槽、用电介质例如二氧化硅(SiO

应当理解，因为半导体器件内的区域是通过用不同的杂质或不同浓度的杂质掺杂半导体材料的不同部分来定义的，不同区域之间的离散物理边界可能实际上并不存在于完整的设备中，而是区域可能从一个过渡到另一个。这种类型的图中所示的一些边界和被说明为陡峭的结构仅仅是为了帮助读者。本领域普通技术人员将理解，p型区可以包括p型半导体材料，例如硼，作为掺杂剂。此外，n型区域可以包括n型半导体材料，例如磷，作为掺杂剂。

尽管使用线示意性地示出了电连接，但是本领域的普通技术人员将理解，可以通过后端处理部分地使用金属化来制作带注释的电连接。此外，在某些实施方式中，可以包括焊盘或其他结构，并且可以对应某些节点，包括但不限于信号输入/输出(IO)、低功率或VSS、基板VSS和/或IO_aux。为了附图的清楚，省略了这些细节。

正向保护SCR 350已被示意性地注释以显示某些电连接和装置，包括PNP双极晶体管341、NPN双极晶体管342和栅控二极管343。虽然正向保护SCR 350左半部分中的某些装置已经注释过，本领域普通技术人员将理解，右半部可以包括与左半部的那些组合操作以实现正向保护SCR 350的整体操作特性的类似装置。

PNP双极晶体管341包括与P+区312相关联的发射极、与NW 313相关联的基极以及与PW 314相关联的集电极。另外，NPN双极晶体管342包括与N+区315相关联的发射极、与PW314相关联的基极，以及与NW 313和N+区域316相关联的集电极。此外，栅控二极管343包括与P+区域312相关联的阳极和与NW 313和N+区域316相关联的阴极。如图12所示，在P+区312和N+区316之间的NW 313上方形成金属栅极311。

在某些实施方式中，P+区317被实施为经由金属化连接到低功率电压的环。此外，第二环(PW 318/P+区域319)可用于开尔文连接。在图示的实施例中，P+区317形成在原生(NTN)区中。

在某些实施方式中，基板可以连接到单独的焊盘以增强隔离和/或减轻闩锁风险。在某些实施方式中，VSS焊盘和SUB焊盘使用芯片外金属化连接到相同的电势。

在一个实施方案中，N+区315和P+区322之间的间距或距离D1选择在约0.2μm和约2μm的范围内。

图13A是根据一个实施例的反向保护SCR 450的横截面。反向保护SCR 450说明了图11的反向保护SCR 302的一个实施例。

反向保护SCR 450形成在PSUB 306中。反向保护SCR 450包括各种NW和PW区域，例如第一PW 412、第二PW 414、第三PW 474、第一NW 413、第二NW 422、深NW(DNW)423和PW保护环466。另外，已经描绘了各种N+区和P+区，例如P+阳极区411/471、N+阴极区416/476、N+二极管阴极区417、P+二极管阳极区415/475、P+第一环区421和P+第二环区467。反向保护SCR450还包括栅极区418/419/420/478/479/480。

反向保护SCR 450已被示意性地注释以显示某些电连接和设备，包括PNP双极晶体管441、NPN双极晶体管442、第一栅控二极管443、第二栅控二极管444、第一电阻器445、第二电阻器446和二极管447。本领域普通技术人员将理解，反向保护SCR 450的左半部和右半部可以包括类似的装置。

PNP双极晶体管441包括与P+区411和PW 412相关联的发射极、与NW 413相关联的基极、以及与PW 414和P+区415相关联的集电极。另外，NPN双极晶体管442包括与N+区相关联的发射极416、与PW 414和P+区415相关联的基极，以及与NW 413相关联的集电极。此外，第一栅控二极管443包括与P+区411和PW 412相关联的阳极、与N+区417相关联的阴极，以及金属栅极418。此外，第二栅控二极管444包括与P+区415和PW 414相关联的阳极、与N+区416相关联的阴极和金属栅极419。此外，二极管447包括与P+区421相关联的阳极和与NW 422和深NW 423相关联的阴极。第一电阻器445对应于PW 414的电阻，而第二电阻器446对应于NW422和深NW 423的电阻。

在描述的实施方案中，反向保护SCR 450包括在PW 414和NW 413之间的边界之上以及在NW 413和PW 412之间的边界之上延伸的金属栅极420。

反向保护SCR 450包括栅控二极管感应SCR传导，因此以增强的性能特性运行，例如更快的开启速度。

在一个实施方案中，P+区421电连接到高电源电压，例如VDD焊盘。然而，其他实现方式也是可能的，例如其中P+区421电连接到IO焊盘或电浮动的实现方式。

在某些实施方式中，N+区416/476电连接到IO焊盘(例如，图11的aio焊盘303)，并且P+区411/471电连接到一个或多个低功率焊盘(例如，图11的VSS焊盘304)。

图13B是图13A的反向保护SCR 450的一部分的电路图。如图13B所示，电路图包括PNP双极晶体管441、NPN双极晶体管442、第一栅控二极管443、第二栅控二极管444、第一电阻器445、第二电阻器446和二极管447。

第一栅控二极管443通过响应于降低IO焊盘的电压相对于低功率焊盘的电压的电过应力将电流注入NPN双极晶体管442的基极来帮助提供二极管感应的SCR传导。

在某些实施方案中，双向保护电路包括根据图12的一个或多个特征实施的正向保护SCR和/或根据图13A-13B的一个或多个特征实施的反向保护SCR。以这种方式实现双向保护电路可以提供许多优点。

在一个示例中，这种实施例可以用作低触发接地参考ESD保护钳位，用于信号焊盘(IO)的低电容、低泄漏和/或高电压容限操作，例如，以高达约3.5V的标称信号运行。例如，这种钳位可以用作大于1.8V和小于6V的耐高压电池。此外，夹具包括一对并联运行的SCR，可以将其建模为单个组件。这样的实施例可以包括例如具有使用金属晶体管栅极实现的场板的栅控二极管。这种夹具可以用多种制造技术制造，包括小型晶体管几何工艺，例如28nm工艺。

图13C是根据另一实施例的芯片接口455的示意图。图13C的芯片接口455类似于图1A的芯片接口10，不同之处在于芯片接口455省略了隔离二极管3而有利于包括第一隔离晶闸管450a和第二隔离晶闸管450b。

如图13C所示，第一隔离晶闸管450a包括与焊盘1电连接的阳极和与隔离节点11电连接的阴极。另外，第二隔离晶闸管450b与第一隔离晶闸管450a反并联电连接，包括与隔离节点11电连接的阳极和与焊盘1电连接的阴极。

在一些实施方式中，电源钳位9可以被配置为提供作为电源钳位配置的一部分内置的反向传导能力，例如通过形成专用的p-n结作为围绕电源钳位的环并相应地连接(例如，用作反向保护p-n结二极管)。然而，这会导致大周边设备并将电容和泄漏增加到可能不适合某些高速接口应用的水平。附加地或替代地，根据图1D和1E的教导，电源钳位可以被配置为具有与电源钳位并联形成的单独的低电容二极管(例如，针对给定电流处理能力针对低电容进行了优化的p-n结二极管)，用于反向电流传导，在该图中未示出。这种反向传导装置可以与电源钳位并联。在一个实施例中，反向传导二极管是根据图3C和/或图3D的实施例实现的。

这里的教导适用于多种类型的隔离阻断电压装置，包括隔离二极管和/或隔离晶闸管。例如，可以使用一个或多个隔离二极管、一个或多个隔离晶闸管或其任何合适的组合来实施本文中的任何实施例(例如，图1A至2A的任何芯片接口)。

在一个实施方案中，使用图13A和13B的实施例来实现第一隔离晶闸管450a和/或第二隔离晶闸管450b。在这样的实施例中，图13A和13B所示到IO焊盘的连接可以连接到图13C的焊盘1，而图13A和13B显示为低功率的连接可以改为连接到图13C的隔离节点11。在该配置中，图13A和13B中的实施例的两个端子以反平行配置布置。每个反并联晶闸管实施例(图中未示出)中的DNW二极管447阳极的固有连接可以被配置为浮动的。

图14A是双向保护电路的布局510的一个实施例的平面图。布局510说明了图11的双向保护电路305的布局的一个实施例。

布局510包括与正向保护SCR的布局对应的第一部分501、与反向保护SCR的布局对应的第二部分502和保护环503。在某些实施方式中，正向保护SCR和反向保护SCR的布局被实施为使得流经正向保护SCR的电流与流经反向保护SCR的电流基本正交。

因此，反向保护电流可基本上沿一个方向(例如，沿x轴)流动，而正向保护电流可基本上沿另一方向(例如，沿y轴)流动。在一个例子中，载流通过第一部分501的金属与通过第二部分502载流的金属正交。在另一个例子中，第一部分501的金属栅极和第二部分502的金属栅极相互正交。

图14B是正向保护SCR的布局511的一个实施例的平面图。图14B的布局511图示了图12的正向保护电路350的平面图的一个实施例。在一个实施例中，布局511被包括在图14A的双向保护电路的第一部分501中。

图14C是反向保护SCR的布局512的另一个实施例的平面图。图14C的布局512图示了图13A的反向保护电路450的平面图的一个实施例。在一个实施例中，布局512被包括在图14A的双向保护电路的第二部分502中。

图15A是图11的双向保护电路305的一种实施方式的不同温度下电流对电压的曲线图。该曲线图对应于2.5V SCR电池DC特性随温度变化的一个示例。

图15B是图11的双向保护电路的一种实施方式的电流与电压TLP特性曲线图。该曲线图对应于2.5V SCR单元TLP特性的一个示例。

图15C是图11的双向保护电路的一种实施方式的电容对频率特性的曲线图。该曲线图对应于2.5V SCR单元C-V特性对频率的一个示例。该图包括双向保护电路上的不同DC偏置电压的曲线图。

图15D是图11的双向保护电路305的一种实施方式的电压与时间TLP特性曲线图。该曲线图对应于1A下的2.5V SCR单元VFTLP特性的一个示例。

尽管图15A-15D图示了双向保护电路的模拟结果的一个示例，但其他模拟结果也是可能的，包括取决于实施、应用和/或处理技术的结果。

应用

采用上述方案的设备可以实现到各种电子系统中。电子系统的示例可包括但不限于消费电子产品、消费电子产品的部件、电子测试设备、通信基础设施应用等。此外，电子系统可包括未完成的产品，包括用于通信、工业、医疗和汽车应用的产品。

结论

前述描述可将元件或特征称为“连接”或“耦合”在一起。如本文所用，除非另有明确说明，“连接”是指一个元件/特征直接或间接连接到另一元件/特征，并且不一定是机械连接。同样，除非另有明确说明，“耦合”是指一个元件/特征直接或间接耦合到另一个元件/特征，而不一定是机械耦合。因此，尽管图中所示的各种示意图描绘了元件和组件的示例布置，但在实际实施例中可能存在额外的中间元件、装置、特征或组件(假设所描绘的电路的功能性没有受到不利影响)。

尽管已经描述了某些实施例，但是这些实施例仅通过示例的方式呈现，并且不旨在限制本公开的范围。实际上，这里描述的新颖的装置、方法和系统可以以多种其他形式体现；此外，在不脱离本公开的精神的情况下，可以对这里描述的方法和系统的形式进行各种省略、替换和改变。例如，虽然所公开的实施例以给定布置呈现，但替代实施例可以用不同的部件和/或电路拓扑来执行类似的功能，并且可以删除、移动、添加、细分、组合和/或修改一些元件。这些元件中的每一个都可以以多种不同的方式实现。可以组合上述各种实施例的元件和动作的任何合适的组合以提供进一步的实施例。因此，本发明的范围仅通过参考所附权利要求来限定。

尽管此处提出的权利要求是在USPTO提交的单一从属格式，但应理解，任何权利要求都可以依赖于任何先前的相同类型的权利要求，除非这在技术上显然不可行。