一种CFET结构、其制备方法以及应用其的半导体器件

摘要

本发明涉及一种CFET结构、其制备方法以及应用其的半导体器件，具体为提供基底，在基底上形成基础鳍片结构，在所示基础鳍片上形成第一堆栈部和第二堆栈部，第二堆栈部竖直地堆栈在所述第一堆栈部上；所述第一堆栈部具有至少一个I型沟道结构；所述第二堆栈部具有至少一个II型沟道结构；所述第一堆栈部中I型沟道结构的晶面方向垂直于第二堆栈部中II型沟道结构的晶面方向。形成第一环绕式栅极结构，其设置在所述I型沟道结构周围；形成第二环绕式栅极结构，其设置在所述II型沟道结构周围。与现有技术相比，本发明有益的技术效果为：本发明利用侧墙掩蔽与选择性分步刻蚀结合的方法，实现Vertical Nano‑sheet与Horizontal Nano‑sheet的垂直集成，达到同时优化NMOS与PMOS沟道晶向的目的，实现在单一晶圆上NMOS与PMOS的性能同时优化。

说明书

技术领域

本发明涉及半导体集成技术领域，尤其涉及一种CFET结构的制备方法和半导体器件。

背景技术

在互补场效应晶体管(Complementary Field-Effect Transistor,CFET)器件结构中， nFET和pFET共用一个栅电极作为信号输入端，共用一个漏极作为信号输出端，源电极分别接地和供电电源。在保留垂直堆栈纳米线或纳米薄片环绕式栅极场效应晶体管电完整性的同时，又大大节省芯片面积，增强器件驱动电流，提高芯片器件集成度。n、p垂直堆栈极大地缩小了CMOS电路面积，实现超高的集成度。面积缩放带来了功率和性能上的优势。就静电控制而言，n、p垂直堆栈组成的互补环绕式栅极器件(Gate-All-Around,GAA)结构，NFET与 PFET可以采用不同的晶向、不同的沟道材料，以最优化nFET和pFET载流子迁移率。与传统晶体管相比，CFET具有完整的CMOS晶体管功能，接近理想的亚阈值摆幅、极低的漏电流、极低的噪声、更小的迁移率恶化及高可靠性，且GAA对门有更好地控制，提高了性能，减小了泄露。

在目前通过外延沟道方式制造的CFET结构中，通常将PMOS置于底层，NMOS置于顶层，以方便在底层PMOS器件施加应力方案提高PMOS器件的性能；由于顶层器件无法施加应力或现有应力方案收益低，使得顶层NMOS器件性能很差，难以调控NMOS与PMOS平衡；在目前通过外延沟道方式制造的CFET结构中，NMOS与PMOS的沟道晶面为同一晶面，不能同时优化电子与空穴的迁移率。

发明内容

为了克服上述技术问题，本发明公开了如下技术方案：

一种CFET结构，其特征在于：包括：

衬底；

第一堆栈部，其设置在所述衬底上并且具有至少一个I型沟道结构；

第二堆栈部，其竖直地堆栈在所述第一堆栈部上，并且所述第二堆栈部具有至少一个II 型沟道结构；

第一环绕式栅极结构，其设置在所述I型沟道结构周围；

第二环绕式栅极结构，其设置在所述II型沟道结构周围；

所述第一堆栈部中I型沟道结构的晶面方向垂直于第二堆栈部中II型沟道结构的晶面方向。

一种制备CFET器件的方法，其特征在于：包括如下步骤：

提供基底，在基底上形成基础鳍片结构，

在所示基础鳍片上形成第一堆栈部和第二堆栈部，第二堆栈部竖直地堆栈在所述第一堆栈部上；所述第一堆栈部具有至少一个I型沟道结构；所述第二堆栈部具有至少一个II型沟道结构；所述第一堆栈部中I型沟道结构的晶面方向垂直于第二堆栈部中II型沟道结构的晶面方向；

形成第一环绕式栅极结构，其设置在所述I型沟道结构周围；

形成第二环绕式栅极结构，其设置在所述II型沟道结构周围。

与现有技术相比，本发明有益的技术效果为：本发明利用侧墙掩蔽与选择性分步刻蚀结合的方法，实现Vertical Nano-sheet与Horizontal Nano-sheet的垂直集成，达到同时优化NMOS 与PMOS沟道晶向的目的，实现在单一晶圆上NMOS与PMOS的性能同时优化。器件制备流程与主流MOS器件工艺兼容。本发明通过侧墙掩蔽与选择性刻蚀工艺结合的方法，不需要引入额外光刻工艺，流程非常简单；通过侧墙掩蔽与选择性刻蚀工艺结合的方法，形成的顶层与底层器件具有沟道自对准特性，极大地确保了沟道厚度以及宽度的控制；形成的 Vertical Nano-sheet on Horizontal Nano-sheet结构能够形成顶层与底层不同晶面的沟道结构，能够同时优化电子与空穴的迁移率，达到NMOS与PMOS器件同时优化的效果；底层 Horizontal Nano-sheet可以使用常规源漏外延应力方案对器件施加应力，提升器件性能；底层 Horizontal Nano-sheet可以通过增加纳米片个数以及调整纳米片宽度来调整器件驱动能力与性能；顶层Vertical Nano-sheet器件可以通过调整纳米片高度以及纳米片个数来调整顶层器件驱动能力与性能；在不增加面积的情况下，可以使顶层器件具有两个纳米片，底层器件具有一个纳米片，在下P上N的结构中，极大地增加顶层NMOS器件性能，帮助实现NP平衡；可以采用常规Fin Cut工艺实现顶层器件纳米片个数的调控。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。

图1为本发明的CFET器件的制备基底的示意图。

图2为本发明形成顶模的示意图。

图3为本发明形成界面氧化层的示意图

图4为本发明形成侧墙的示意图。

图5为本发明的示意图。

图6为本发明的示意图。

图7为本发明的示意图。

图8为本发明的示意图。

图9为本发明刻蚀超晶格叠层的示意图。

图10为本发明形成浅槽隔离区的示意图。

图11为本发明形成伪栅的示意图。

图12为本发明刻蚀超晶格叠层形成水平导电沟道的示意图。

图13为本发明进行沟道释放的示意图。

图14为本发明的形成环绕式栅极的CFET器件的示意图。

具体实施方式

以下，将参照附图来描述本发明的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。

在附图中示出了根据本发明实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本发明的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层 /元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。

在本实施例中，提供一种用于制造CFET器件的方法。结合图为本发明的CFET器件的制备工艺示意图，制备CFET器件100工艺包括：

提供基底100；

CFET器件的制备从基底101开始，第一步在基底100的最底层衬底101上外延生长，形成多个Si/SiGe超晶格结构的叠层，衬底101是适合于形成一个或多个IC器件的半导体晶圆的部分，例如可以采用硅(Si)衬底。超晶格结构中的每一层厚度会直接决定纳米片通道的高度以及静电性能。在一个实施例中，Si/SiGe超晶格结构的叠层为三个周期。除了最底层周期中Si沉底101厚度大于SiGe层102的厚度外，其余超晶格结构周期中SiGe层102的厚度大于Si层101’的厚度，其中Si/SiGe超晶格结构中的Si层材料均为I型Si，如图1所示。

然后在Si/SiGe超晶格结构的叠层的最上层SiGe层102上表面沉积II型Si层103，在基底100中II型Si层103的厚度最大。在II型Si层103的上表面形成界面氧化层104，界面氧化层104为SiO

通过光刻、刻蚀等工艺，对非晶硅层(a-Si)106进行图案化，形成顶模106’，在一个实施例中，非晶硅层(a-Si)106形成等间距的长条图案，相邻顶模106’之间露出氮化硅(SiN

然后在顶模106’和暴露出氮化硅(SiN

接着采用刻蚀工艺刻蚀掉顶模106’上表面的界面氧化层107，使得顶模106’两侧的界面氧化层107形成侧墙107’，如图4所示。

以侧墙107’和顶模106’为掩膜，采用刻蚀工艺继续刻蚀氮化硅(SiN

以以侧墙107’和顶模106’为掩膜继续刻蚀，刻蚀II型Si层103，并对Si/SiGe超晶格结构部分最上层的Ge层进行部分刻蚀，然后刻蚀掉顶模105’,如图6所示。

采用刻蚀工艺刻蚀掉其中一个或几个侧墙107’，如此可以实现顶层沟道个数的调控。以保留下的侧墙107’为掩膜对继续刻蚀，刻蚀氮化硅(SiN

保留下的侧墙107为掩膜继续刻蚀II型Si层103，在II型Si层103中形成多个顶层的竖直导电沟道103”。竖直导电沟道103”Si晶向为水平方向，如图9所示。在一个实施例中，竖直导电沟道103’的数量为奇数。

然后刻蚀掉第一侧墙107’、氮化硅(SiN

然后在鳍的表面沉积牺牲氧化层109，在一个实施例中牺牲氧化层109为SiO

接下来需要把栅极之间鳍全部清理干净，清理出来的空间用于在后面的步骤中用来生长源极和漏极。通过例如各向同性蚀刻将暴露在表面的SiGe材料刻蚀进去，蚀刻工艺包括各向同性蚀刻，以在任何方向上均匀蚀刻。例如，各向同性、气相蚀刻。这种气相蚀刻相对于在对应的鳍片组合物中使用的其他外延生长晶体膜例如SiGe或掺杂的Si可以具有100：1的蚀刻选择性。

在Si表面、清理出来的栅极之间执行外延生长源极/漏极(S/D)。如果是pFET，那么源极漏极的材料是硼掺杂的SiGe(SiGe:B)，如果是nFET，那么源极漏极的材料则是磷掺杂的 SiC(SiC:P)：首先对下层FET外延生长源极/漏极，然后沉积绝缘介质，使得上下FET分层，并对绝缘介质进行平坦化，再采用刻蚀工艺使得下层FET器件源漏极连接至BPR。

通过刻蚀工艺，将前述的多晶硅(PolySi)形成的伪栅极及牺牲氧化层109刻蚀掉，即去掉假栅，释放通道，形成水平导电沟道101”。水平导电沟道101”的Si晶向为竖直方向，如图12-13所示。

至此，在基底下层为水平导电沟道FET形成第一堆栈部，上层为竖直导电沟道的FET形成第二堆栈部；所述第一堆栈部具有至少一个I型沟道结构101”；所述第二堆栈部具有至少一个II型沟道结构103”。

然后，在所释放的沟道材料的每一个周围形成环绕式栅极结构。在一个实施例中，I型环绕式栅极结构和II型环绕式栅极结构可以电连接，使得它们彼此互补；I型环绕式栅极结构完全设置在所述I型沟道结构周围；以及II型环绕式栅极结构完全设置在所述II型沟道结构周围；

在I型沟道结构、II型沟道结构周围在沉积形成界面层1012和金属功函数层1011，高k 介电层可以包括氧化硅栅极氧化物。在一个实施例中，分别在I型沟道结构外层的高K介电层沉积I型金属栅功函数层，在II型沟道结构外层的高K介电层沉积II型金属栅功函数层。

然后清理出的伪栅空间沉积导电金属层1013。导电金属层可沉积钨(W)或钴(Co)。

在一个实施例中，I型沟道为nFET沟道，所述II型沟道为pFET沟道，则I型金属栅功函数层为Al、TiAl、TiAlx、TiAlCx、TiCx、TaCx层或几种的复合层，II型金属栅功函数层为TiN、TaN、TiNx、TaNx、TiNSi层或几种的复合层。

在一个实施例中，I型沟道为pFET沟道，II型沟道为nFET沟道，则I型金属栅功函数层为TiN、TaN、TiNx、TaNx、TiNSi层或几种的复合层，II型金属栅功函数层为Al、TiAl、TiAlx、TiAlCx、TiCx、TaCx层或几种的复合层。

通过本实施例的工艺CEFT器件上下堆栈的I、II型FET外的金属栅功函数层的厚度进行调整，从而调节I、II型FET的阈值。

本申请实施例的CEFT器件通过调整I型金属栅功函数层、II型金属栅功函数层的厚度来调节不同N/PFET器件阈值。

根据本发明的一个实施例，提供一种CFET器件结构，图14表示的本发明CFET的示例结构。如图14述，CFET器件包括：

基底；

第一堆栈部，其设置在所述衬底上并且具有至少一个I型沟道结构；

第二堆栈部，其竖直地堆栈在所述第一堆栈部上，并且所述第二堆栈部具有至少一个II 型沟道结构；

第一环绕式栅极结构，其设置在所述I型沟道结构周围；

第二环绕式栅极结构，其设置在所述II型沟道结构周围；

所述第一堆栈部中I型沟道结构的晶面方向垂直于第二堆栈部中II型沟道结构的晶面方向。

第一堆栈部包括一个或多个I型nFET，而第二堆栈部包括一个或多个pFET，或者第一堆栈部包括一个或多个nFET，而第二堆栈部包括一个或多个pFET。

本发明实施例所介绍的CEFT器件结构，可以采用本发明前述实施例的方法来制备，基于本发明实施例一所介绍的方法，本领域所属人员能够了解该器件的具体结构及变形，故而在此不再赘述。

本发明还公开一种半导体器件，所述半导体器件包括前述的CFET结构。

上述本申请实施例中的技术方案，至少具有如下的技术效果或优点：本发明利用侧墙掩蔽与选择性分步刻蚀结合的方法，实现Vertical Nano-sheet与Horizontal Nano-sheet的垂直集成，达到同时优化NMOS与PMOS沟道晶向的目的，实现在单一晶圆上NMOS与PMOS 的性能同时优化。器件制备流程与主流MOS器件工艺兼容。本发明通过侧墙掩蔽与选择性刻蚀工艺结合的方法，不需要引入额外光刻工艺，流程非常简单；通过侧墙掩蔽与选择性刻蚀工艺结合的方法，形成的顶层与底层器件具有沟道自对准特性，极大地确保了沟道厚度以及宽度的控制；形成的Vertical Nano-sheet on Horizontal Nano-sheet结构能够形成顶层与底层不同晶面的沟道结构，能够同时优化电子与空穴的迁移率，达到NMOS与PMOS器件同时优化的效果；底层Horizontal Nano-sheet可以使用常规源漏外延应力方案对器件施加应力，提升器件性能；底层Horizontal Nano-sheet可以通过增加纳米片个数以及调整纳米片宽度来调整器件驱动能力与性能；顶层Vertical Nano-sheet器件可以通过调整纳米片高度以及纳米片个数来调整顶层器件驱动能力与性能；在不增加面积的情况下，可以使顶层器件具有两个纳米片，底层器件具有一个纳米片，在下P上N的结构中，极大地增加顶层NMOS器件性能，帮助实现NP平衡；可以采用常规Fin Cut工艺实现顶层器件纳米片个数的调控。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。