公开/公告号CN113168868A
专利类型发明专利
公开/公告日2021-07-23
原文格式PDF
申请/专利权人 桑迪士克科技有限责任公司;
申请/专利号CN201980081585.5
申请日2019-11-27
分类号G11C16/10(20060101);G11C16/34(20060101);
代理机构11205 北京同立钧成知识产权代理有限公司;
代理人杨贝贝;臧建明
地址 美国德克萨斯州
入库时间 2023-06-19 11:55:48
背景技术
本技术涉及存储器设备的操作。
半导体存储器设备已经变得越来越普遍用于各种电子设备。例如，非易失性半导体存储器用于蜂窝电话、数字相机、个人数字助理、移动计算设备、非移动计算设备以及其他设备。
电荷存储材料(诸如浮栅)或电荷俘获材料可以用于此类存储器设备中以存储表示数据状态的电荷。电荷俘获材料可以被垂直布置在三维(3D)堆叠的存储器结构中，或者被水平布置在二维(2D)存储器结构中。3D存储器结构的一个示例是位成本可扩展(BiCS)体系结构，该体系结构包括交替的导电层和介电层的堆叠。
存储器设备包括存储器单元，这些存储器单元可被串联布置成NAND串(例如，NAND链)，例如，其中选择栅极晶体管设置在NAND串的末端以选择性地将NAND串的沟道连接到源极线或位线。然而，在操作此类存储器设备时存在各种挑战。
附图说明
图1A是示例存储器设备的框图。
图1B描绘了图1A的温度感测电路116的示例。
图2是描绘图1的感测块51的一个实施方案的框图。
图3描绘了图1A的用于将电压提供给存储器单元的块的功率控制模块115的示例性具体实施。
图4是存储器设备500的透视图，该存储器设备500包括图1的存储器结构126的示例3D配置中的一组块。
图5描绘了示例性晶体管650。
图6A描绘了图4的BLK0的一部分的示例性截面视图，其包括NAND串700n和710n。
图6B描绘了图6A的堆叠的区622的近距离视图。
图7描绘了与图4和图6A一致的块BLK0中的NAND串的示例性视图。
图8描绘了一组存储器单元的示例性Vth分布，其具有或没有编程干扰。
图9A描绘了编程操作中的示例性电压信号。
图9B描绘了在图9A的不同编程循环中使用的验证电压的示例。
图10A描绘了示例性NAND串1010及其沟道1011，示出了编程循环的预充电阶段期间的电压。
图10B描绘了沿图10A的NAND串的长度的示例性沟道电压。
图10C描绘了在实施例1中当字线电压增加到Vpass时图10A的示例性NAND串。
图10D描绘了沿图10C的NAND串的长度的示例性沟道电压。
图10E描绘了当选定字线电压增加到Vpgm时图10A的示例性NAND串。
图10F描绘了沿图10E的NAND串的长度的示例性沟道电压。
图11A描绘了在实施例2中当字线电压增加到Vpass时图10A的示例性NAND串。
图11B描绘了沿图11A的NAND串的长度的示例性沟道电压。
图11C描绘了当选定字线电压增加到Vpgm时图11A的示例性NAND串。
图11D描绘了沿图11C的NAND串的长度的示例性沟道电压。
图12A描绘了在实施例3中当字线电压增加到Vpass时图10A的示例性NAND串。
图12B描绘了沿图12A的NAND串的长度的示例性沟道电压。
图12C描绘了当选定字线电压增加到Vpgm时图12A的示例性NAND串。
图12D描绘了沿图12C的NAND串的长度的示例性沟道电压。
图13A描绘了在实施例4中当字线电压增加到Vpass时图10A的示例性NAND串。
图13B描绘了沿图13A的NAND串的长度的示例性沟道电压。
图13C描绘了当选定字线电压增加到Vpgm时图13A的示例性NAND串。
图13D描绘了沿图13C的NAND串的长度的示例性沟道电压。
图14A描绘了在实施例5中当字线电压增加到Vpass时图10A的示例性NAND串。
图14B描绘了沿图14A的NAND串的长度的示例性沟道电压。
图14C描绘了当选定字线电压增加到Vpgm时图14A的示例性NAND串。
图14D描绘了沿图14C的NAND串的长度的示例性沟道电压。
图15A描绘了用于执行编程循环的示例性过程，其中电荷隔离技术被用作编程干扰对策。
图15B描绘了用于执行使用图15A的过程的编程操作的示例过程。
图16A至图16D描绘了可在与图15A和图15B一致的编程操作的编程循环中使用的电压信号的示例。
图16A描绘了施加到选定字线的电压。
图16B描绘了施加到未选定字线的电压。
图16C描绘了施加到选择栅极晶体管的电压。
图16D描绘了施加到位线的电压。
图17A描绘了指示何时使用图11A至图13D中的实施例2至实施例4的电荷隔离技术的示例性曲线，其作为Vpgm、编程循环(PL)、WLn位置和温度(Temp.)的函数。
图17B描绘了指示何时使用图11A至图13D中的实施例2至实施例4的完全电荷隔离技术或图14A至图14D的实施例5的部分电荷隔离技术的示例性曲线，其作为Vpgm、PL、WLn位置和温度的函数。
图17C描绘了指示关于何时实现图17A或图17B的电荷隔离技术的调整的示例性曲线，其作为编程-擦除周期的数量的函数。
图17D描绘了指示分隔选定字线WLn和隔离字线WLiso的字线的数量的示例性曲线，其作为Vpgm、PL和温度的函数。
图17E描绘了指示WLn的电压增加到Vpgm与WLiso的电压从0V增加到Vpass之间的延迟的示例性曲线，其指示作为Vpgm、PL、WLn位置和温度的函数。
图17F描绘了指示WLn的电压升高到Vpgm与WLiso的电压从0V升高到Vpass之间的延迟的另一示例性曲线，其作为Vpgm、PL、WLn位置和温度的函数。
图17G描绘了指示要使用的隔离字线的数量的示例性曲线，其作为Vpgm、编程循环(PL)、WLn位置和温度(Temp.)的函数。
具体实施方式
本发明描述了用于减少存储器设备中的编程干扰的装置和技术。
在一些存储器设备中，存储器单元彼此接合，诸如在块或子块中的NAND串中。每个NAND串包括：一个或多个漏极端选择栅极晶体管(称为SGD晶体管)之间串联连接的多个存储器单元，其位于NAND串的连接到位线的漏极端上；以及一个或多个源极端选择栅极晶体管(称为SGS晶体管)，其位于NAND串或其他存储器串或连接存储器单元组连接到源极线的源极端上。此外，存储器单元可以布置有用作控制栅极的公共控制栅极线(例如，字线)。一组字线从块的源极侧延伸到块的漏极侧。存储器单元可以其他类型的串连接，并且也可以其他方式连接。
在3D存储器结构中，存储器单元可被布置以堆叠的垂直NAND串，其中该堆叠包括交替的导电层和介电层。导电层用作连接到存储器单元的字线。每个NAND串可具有与字线相交以形成存储器单元的柱的形状。
存储器单元可包括有资格存储用户数据的数据存储器单元，以及没有资格存储用户数据的虚设存储器单元或非数据存储器单元。虚设存储器单元可以具有与数据存储器单元相同的结构，但控制器认为该存储器单元无资格存储包括用户数据的任何类型的数据。虚设字线连接到虚设存储器单元。可以在一串存储器单元的漏极端和/或源极端处提供一个或多个虚设存储器单元，以提供沟道电压梯度的逐渐过渡。
在编程操作期间，根据字线编程顺序对存储器单元进行编程。例如，编程可以从块的源极侧的字线开始，并前进到块的漏极侧的字线。在一种方法中，在对下一个字线进行编程之前完成对每个字线的编程。例如，使用一个或多个编程遍对第一字线WL0进行编程，直到编程完成。接下来，使用一个或多个编程遍对第二字线WL1进行编程，直到编程完成等。编程遍可包括一组增加编程电压，在相应的编程循环或编程-验证迭代中将该组增加编程电压施加到字线，诸如图9A中所描绘的那样。可以在每个编程电压之后执行验证操作以确定存储器单元是否已完成编程。当完成对存储器单元的编程时，可将该存储器单元锁定以免进一步编程，同时在后续的编程循环中继续对其他存储器单元进行编程。
还可以根据子块编程顺序对存储器单元进行编程，其中连接到字线的存储器单元在一个子块中编程，然后在下一个子块中编程，以此类推。
每个存储器单元可根据程序命令中的写入数据与数据状态相关联。基于该存储器单元的数据状态，存储器单元将保持在擦除状态或被编程为编程数据状态。例如，在每单元一位存储器设备中，存在两种数据状态，包括擦除状态和编程状态。在每单元两位的存储器设备中，存在四种数据状态，包括擦除状态和三种更高的数据状态，该三种更高的数据状态被称为A、B和C数据状态。在每单元三位存储器设备中，存在八种数据状态，包括擦除状态和七种更高的数据状态，被称为A、B、C、D、E、F和G数据状态(参见图8)。在每单元四位存储器设备中，存在十六种数据状态，包括擦除状态和十五种更高的数据状态。数据状态可以被称为S0-S15数据状态，其中S0是擦除状态。每个数据状态可以由存储器单元中的一系列阈值电压(Vth)表示。
在对存储器单元进行编程之后，可以在读取操作中读回数据。读取操作可以涉及将一系列读取电压施加到字线，同时感测电路确定连接到字线的单元是处于导电状态(打开)还是非导电状态(关闭)。如果单元处于非导电状态，则存储器单元的Vth超过读取电压。该读取电压被设定为处于预期在相邻数据状态的阈值电压电平之间的电平。此外，在读取操作期间，未选定字线的电压斜升到读取通过电平或导通电平，该读取通过电平或导通电平足够高以至将未选定存储器单元置于强导电状态以避免干扰选定存储器单元的感测。
然而，存储器单元的Vth可由于编程干扰而改变。编程干扰是指存储器单元的无意编程。通常，在连接到选定字线的选定存储器单元的编程期间，连接到选定字线的未选定存储器单元发生编程干扰。未选定存储器单元具有封锁状态，指示它们被分配到擦除状态并且因此不应被编程，或者它们已完成对其分配的数据状态的编程并且因此不应被进一步编程。所选定存储器单元具有编程状态，指示它们应在当前编程循环中被编程。由于在选定字线上施加了高编程电压，因此编程干扰可能由未选定存储器单元两端的高控制栅极到沟道电压引起。
由于NAND串的沟道中存在电压梯度和残余电子，因此发生被称为热载流子(电子)注入类型的编程干扰的另一种编程干扰机制。例如，残余电子可以在感测操作(诸如读取操作或编程操作中的验证测试)之后保留在沟道中。残余电子倾向于被捕获在被编程的选定字线WLn的源极侧上的沟道中。残余电子直到施加例如20V-30V的编程电压(Vpgm)之后才能够离开沟道。此时，向未选定字线施加诸如8V-10V的通过电压Vpass，由于Vpgm远高于Vpass，因此源极侧上的沟道区可变为导电的，从而允许电子朝向WLn移动并注入到相关联的存储器单元中，从而导致编程干扰。参见图10A至图10F。
WLn的源极侧上的沟道区由于漏极引起的势垒降低(DIBL)效应而变为导电的。DIBL是晶体管的短沟道效应，其中Vth随着漏极电压增加而减小。当将Vpgm施加到WLn时，与WLn相邻的沟道区的电压也显著增加，其中该电压是WLn的源极侧上的存储器单元的漏极电压。WLn的源极侧上的存储器单元的Vth的减小允许一些未选定存储器单元的相关联的沟道区变为导电的。例如，该导电性可以在WLn的源极侧上的几个字线上方延伸。与WLn相邻的沟道区的增加的电压导致沟道中的横向电场，该横向电场使源极侧残余电子朝向WLn加速。
本文提供的技术解决了上述及其他问题。在一个方面，当编程电压最初从Vpass增加到Vpgm时，在WLn的源极侧上的NAND串的沟道中形成隔离区。通过向隔离字线WLiso施加0V或其他低电压来产生隔离区，该隔离字线WLiso通过一个或多个其他字线与WLn分开。隔离区保持在施加Vpgm的时间段(d3)的第一部分(d1)(图16A和图16B)。当WLiso处于低电压并且将Vpgm施加到WLn时，由于在邻近WLiso的沟道中产生截止(非导电)区，因此防止残余电子朝WLn移动。参见图11D。NAND串的源极侧上的电荷因此是隔离的。同样在该时间段的第一部分中，与WLn相邻的沟道电压衰减，使得DIBL效应也减小，该DIBL效应趋于允许残余电子朝向WLn移动。例如，在时间段的第一部分结束时，Viso上的电压可以从0V增加到Vpass。这允许与WLiso相邻的沟道区升压以防止由于高控制栅极到沟道电压而引起的潜在编程干扰，特别是对于擦除状态存储器单元。对于连接到未选定字线的存储器单元，这种类型的编程干扰(也称为Vpass干扰)可能发生。
在一种方法中，当存储器设备的环境温度较低时，注入类型的编程干扰的可能性较大。在较低温度下，由于与温度成比例的声子散射，电子在沟道中流动时遇到较少的散射事件。因此，电子可保持更高的速度并且具有更高的注入到存储器单元中的概率。因此，在一种方法中，当温度处于或低于转变温度Temp_t1(诸如40C)时，可使用电荷隔离技术，而当温度高于转变温度时不使用。参见图17A。
在另一种方法中，当编程电压(Vpgm)较大时，注入类型的编程干扰的可能性较大。当Vpgm较大时，导致源极侧存储器单元变得导电的DIBL效应较大。因此，当Vpgm处于或高于转变Vpgm Vpgm_t1时可使用电荷隔离技术，而当Vpgm低于转变Vpgm时不使用。参见图17A。
在另一种方法中，电荷隔离技术可利用两个或更多个不同的电平来实现。例如，当注入类型的编程干扰的风险分别相对较小、中等或相对较高时，电荷隔离技术可不被使用、在部分程度上被使用或在完全程度上被使用。参见图17B。
在另一种方法中，当Vpgm较高时，分隔WLiso和WLn的字线的数量可以较高。参见图17D。这减小了在WLiso和WLn之间产生的沟道梯度以避免干扰。
在另一种方法中，当注入类型的编程干扰的风险较大时，相对于WLn电压从Vpass增加到Vpgm或从0V增加到Vpgm的时间，在WLiso电压从0V增加到Vpass之前的延迟可以增加。例如，当温度较低、Vpgm较大或WLn位置更远离NAND串的源极端时，延迟可以更大。参见图17E和图17F。
这些和其他特征将在下文进一步讨论。
图1A是示例存储器设备的框图。存储器设备100，诸如非易失性存储系统，可包括一个或多个存储器管芯108。存储器管芯108包括存储器单元的存储器结构126，诸如存储器单元的阵列、控制电路110和读/写电路128。存储器结构126能够经由行解码器124通过字线寻址，并且能够经由列解码器132通过位线寻址。读/写电路128包括多个感测块51、52、…、53(感测电路)并允许并行读取或编程存储器单元的页。通常，控制器122包括在与一个或多个存储器管芯108相同的存储器设备100(例如，可移动存储卡)中。控制器可与存储器管芯分开。命令和数据经由数据总线120在主机140和控制器122之间传输，并且经由线118在控制器和一个或多个存储器管芯108之间传输。
存储器结构可以为2D存储器结构或3D存储器结构。存储器结构可包括一个或多个存储器单元阵列，该一个或多个存储器单元阵列包括3D阵列。存储器结构可包括单体3D存储器结构，其中多个存储器级形成在单个基板(诸如晶圆)上方(而不是在其中)，没有中间基板。存储器结构可包括任何类型的非易失性存储器，该非易失性存储器在具有设置在硅基板上方的有源区域的存储器单元阵列的一个或多个物理级中单片地形成。存储器结构可在非易失性存储器设备中，该非易失性存储器设备具有与存储器单元的操作相关联的电路，无论相关联的电路是在基板上方还是在基板内。
控制电路110与读/写电路128协作以在存储器结构126上执行存储器操作，并且包括状态机112、片上地址解码器114、功率控制模块115(功率控制电路)、温度感测电路116、编程循环跟踪电路117、P-E周期跟踪电路119和转变参数电路125。可提供存储区113，例如，用于操作参数和软件/代码。在一个实施方案中，状态机由软件编程。在其他实施方案中，状态机不使用软件并且完全以硬件(例如，电气电路)实现。
片上地址解码器114提供主机或存储器控制器所使用的硬件地址与解码器124和132所使用的硬件地址之间的地址接口。功率控制模块115控制在存储器操作期间提供给字线、选择栅极线、位线和源极线的功率和电压。该功率控制模块可包括用于字线、SGS和SGD晶体管和源极线的驱动器。还参见图3。在一种方法中，感测块可包括位线驱动器。温度感测电路116可在编程操作时检测存储器设备的温度，例如供转变参数电路使用。编程循环跟踪电路117可检测当前编程循环编号何时达到指定编号，或者当前编程脉冲量值(Vpgm)何时达到指定电平以供使用，例如结合图17A至图17F。P-E周期跟踪电路119可以跟踪多个P-E周期，这些P-E周期由块或其他组的存储器单元随时间累积以供使用，例如结合图17C。转变参数电路125可存储转变参数，诸如温度、编程电压、编程循环编号。P-E周期以及用于实现例如图17A至图17F的技术的字线位置。
温度感测电路的示例具体实施参见图1B。温度感测电路、编程循环跟踪电路、P-E周期跟踪电路和转变参数电路可包括用于执行本文所述的过程的硬件、软件和/或固件。
在一些具体实施中，可组合部件中的一些部件。在各种设计中，除存储器结构126之外的部件中的一个或多个部件(单独或组合)可被认为是至少一个控制电路，该至少一个控制电路被配置为执行本文所述的技术，包括本文所述的过程的步骤。例如，控制电路可包括控制电路110、状态机112、解码器114和132、功率控制模块115、温度感测电路116、编程循环跟踪电路117、P-E周期跟踪电路119、转变参数电路125、感测块51、52…53、读/写电路128、控制器122等中的任何一者或者其组合。
片外控制器122(在一个实施方案中是电路)可包括处理器122c、存储设备(存储器)诸如ROM 122a和RAM 122b、以及纠错码(ECC)引擎245。ECC引擎可以纠正许多读取错误。
还可以提供存储器接口122d。与ROM、RAM和处理器通信的存储器接口是提供控制器与存储器管芯之间的电接口的电路。例如，存储器接口可以改变信号的格式或定时、提供缓冲区、隔离电涌，锁存I/O等。处理器可以经由存储器接口122d向控制电路110(或存储器管芯的任何其他部件)发出命令。
存储设备包括代码诸如一组指令，并且处理器可以操作以执行该组指令从而提供本文所述的功能。另选地或除此之外，处理器可从存储器结构的存储设备126a访问代码，诸如一个或多个字线中的存储器单元的保留区域。
例如，控制器可使用代码来访问存储器结构，诸如用于编程操作、读取操作和擦除操作。代码可包括引导代码和控制代码(例如，一组指令)。引导代码是在引导或启动过程中初始化控制器并使控制器能够访问存储器结构的软件。控制器可使用代码来控制一个或多个存储器结构。在上电时，处理器122c从ROM 122a或存储设备126a取出引导代码以供执行，并且引导代码初始化系统部件并将控制代码加载到RAM 122b中。一旦控制代码被加载到RAM中，便由处理器执行。控制代码包括执行基本任务的驱动器，基本任务为诸如控制和分配存储器、对指令的处理区分优先次序，以及控制输入和输出端口。
一般来讲，控制代码可包括执行本文所述功能的指令，包括下文进一步讨论的流程图的步骤，并且提供电压波形，包括下文进一步讨论的那些。控制电路可以被配置为执行用于执行本文所述的功能的指令。
在一个实施方案中，主机是计算设备(例如，膝上型计算机、台式计算机、智能电话、平板电脑、数字相机)，其包括一个或多个处理器、一个或多个处理器可读存储设备(RAM、ROM、闪存存储器、硬盘驱动器、固态存储器)，该一个或多个处理器可读存储设备存储用于对一个或多个处理器进行编程以执行本文所述方法的处理器可读代码(例如，软件)。主机还可包括附加系统存储器、一个或多个输入/输出接口和/或与一个或多个处理器通信的一个或多个输入/输出设备。
除NAND闪存存储器之外，还可以使用其他类型的非易失性存储器。
半导体存储器设备包括易失性存储器设备，诸如动态随机存取存储器(“DRAM”)或静态随机存取存储器(“SRAM”)设备，非易失性存储器设备，诸如电阻式随机存取存储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPROM”)、闪存存储器(也可以被认为是EEPROM的子集)、铁电随机存取存储器(“FRAM”)和磁阻随机存取存储器(“MRAM”)，以及能够存储信息的其他半导体元件。每种类型的存储器设备可具有不同的配置。例如，闪存存储器设备可以NAND配置或NOR配置进行配置。
该存储器设备可由无源元件和/或有源元件以任何组合形成。以非限制性示例的方式，无源半导体存储器元件包括ReRAM设备元件，在一些实施方案中，ReRAM设备元件包括电阻率切换存储元件，诸如反熔丝或相变材料，以及可选的转向元件，诸如二极管或晶体管。此外，以非限制性示例的方式，有源半导体存储器元件包括EEPROM和闪存存储器设备元件，在一些实施方案中，该闪存存储器设备元件包括包含电荷存储区的元件，诸如浮栅、导电性纳米颗粒或电荷存储介电材料。
多个存储器元件可被配置为使得它们串联连接或者使得每个元件可被单独访问。以非限制性示例的方式，NAND配置中的闪存存储器设备(NAND存储器)通常包含串联连接的存储器元件。NAND串是包括存储器单元和SG晶体管的一组串联连接的晶体管的示例。
NAND存储器阵列可被配置为使得该阵列由存储器的多个串构成，其中串由共享单个位线并作为组被访问的多个存储器元件构成。另选地，可配置存储器元件，使得每个元件可被单独访问，例如NOR存储器阵列。NAND存储器配置和NOR存储器配置为示例，并且可以其他方式配置存储器元件。
位于基板之内以及/或者之上的半导体存储器元件可被布置成二维或三维，诸如2D存储器结构或3D存储器结构。
在2D存储器结构中，半导体存储器元件被布置在单个平面或单个存储器设备级中。通常，在2D存储器结构中，存储器元件被布置在平面中(例如，在x-y方向平面中)，该平面基本上平行于支承存储器元件的基板的主表面延伸。基板可以是存储器元件的层在其之上或之中形成的晶圆，或者其可以是在存储器元件形成后附接到其的承载基板。作为非限制性示例，基板可包括半导体，诸如硅。
存储器元件可被布置在处于有序阵列中(诸如在多个行和/或列中)的单个存储器设备级中。然而，存储器元件可以非常规配置或非正交配置排列。存储器元件可各自具有两个或更多个电极或接触线，诸如位线和字线。
布置3D存储器阵列，使得存储器元件占据多个平面或多个存储器设备级，从而形成三维结构(即，在x、y和z方向上，其中z方向基本上垂直于基板的主表面，并且x和y方向基本上平行于基板的主表面)。
作为非限制性示例，3D存储器结构可被垂直地布置为多个2D存储器设备级的堆叠。作为另一个非限制性示例，3D存储器阵列可被布置为多个垂直的列(例如，基本上垂直于基板的主表面即在y方向上延伸的列)，其中每列具有多个存储器元件。这些列可以例如在x-y平面中以2D配置布置，从而导致存储器元件的3D布置，其中元件位于多个垂直堆叠的存储器平面上。三维存储器元件的其他配置也可以构成3D存储器阵列。
以非限制性示例的方式，在3D NAND存储器阵列中，存储器元件可耦合在一起以在单个水平(例如，x-y)存储器设备级内形成NAND串。另选地，存储器元件可耦接在一起以形成横贯多个水平存储器设备级的垂直NAND串。可以设想其他3D配置，其中一些NAND串包含单个存储器级中的存储器元件，而其他串则包含跨越多个存储器级的存储器元件。3D存储器阵列还可以被设计为处于NOR配置和处于ReRAM配置。
通常，在单体3D存储器阵列中，在单个基板上方形成一个或多个存储器设备级。可选地，单体3D存储器阵列还可以具有至少部分地位于单个基板内的一个或多个存储器层。作为非限制性示例，基板可包括半导体，诸如硅。在单体3D阵列中，构成阵列的每个存储器设备级的层通常形成在阵列的下层存储器设备级的层上。然而，单体3D存储器阵列的相邻存储器设备级的层可以在存储器设备级之间共享或者在存储器设备级之间具有中间层。
2D阵列可以单独形成，并且然后封装在一起以形成具有多层存储器的非单体存储器设备。例如，非单片的堆叠存储器可通过在单独的基板上形成存储器级并且然后将存储器级堆叠在彼此之上而构造。在堆叠之前可以将基板减薄或从存储器设备级移除，但由于存储器设备级最初形成在单独的基板之上，因此所得的存储器阵列不是单体3D存储器阵列。此外，多个2D存储器阵列或3D存储器阵列(单体或非单体)可以形成在单独的芯片上，并且然后封装在一起以形成堆叠芯片存储器设备。
通常需要相关联的电路来操作存储器元件并与存储器元件通信。作为非限制性示例，存储器设备可具有用于控制并驱动存储器元件以实现诸如编程和读取的功能的电路。该相关联的电路可与存储器元件位于同一基板上和/或位于单独的基板上。例如，用于存储器读取-写入操作的控制器可定位在单独的控制器芯片上和/或定位在与存储器元件相同的基板上。
本领域的技术人员将认识到，该技术不限于所描述的2D示例性结构和3D示例性结构，而是涵盖如本文所述并且如本领域的技术人员所理解的技术的实质和范围内的所有相关存储器结构。
图1B描绘了图1A的温度感测电路116的示例。该电路包括pMOSFET131a、131b和134、双极型晶体管133a和133b，以及电阻器R1、R2和R3。I1、I2和I3表示电流。Voutput为提供给模数(ADC)转换器129的基于温度的输出电压。Vbg为与温度无关的电压。电压电平生成电路135使用Vbg来设置多个电压电平。例如，可通过电阻分压器电路将基准电压分成若干个电平。
ADC将Voutput与电压电平进行比较，并且选择电压电平中最接近的匹配，并将对应的数字值(VTemp)输出至处理器122c。这是指示存储器设备的温度的数据。在一种方法中，ROM熔丝123存储数据，该数据将匹配电压电平与温度相关联。然后处理器使用温度来设置存储器设备中的基于温度的参数，诸如通过使用转变参数电路。
通过在晶体管131b两端加上基极-发射极电压(Vbe)和电阻器R2两端的电压降来获得Vbg。双极型晶体管133a具有比晶体管133b更大的面积(因子N)。PMOS晶体管131a和131b的尺寸相等，并且以电流镜像配置排列，使得电流I1和I2基本相等。得出Vbg＝Vbe+R2×I2且I1＝Ve/R1，因此I2＝Ve/R1。因此，Vbg＝Vbe+R2xkT 1n(N)/R1xq，其中T为温度，k为玻尔兹曼常数，并且q为电荷的单位。晶体管134的源极连接至供电电压Vdd，并且晶体管的漏极和电阻器R3之间的节点是输出电压Voutput。晶体管134的栅极与晶体管131a和131b的栅极连接至相同的端子，并且通过晶体管134的电流对通过晶体管131a和131b的电流进行镜像。
图2是描绘图1的感测块51的一个实施方案的框图。单独感测块51被划分为称为感测电路60-63或感测放大器的一个或多个核心部分以及称为管理电路190的公共部分。在一个实施方案中，将存在用于每个位线/NAND串的单独感测电路和用于一组多个(例如，四个或八个)感测电路的一个公共管理电路190。组中的每个感测电路经由数据总线172与相关联的管理电路通信。因此，存在与一组存储元件(存储器单元)的感测电路通信的一个或多个管理电路。
作为示例，感测电路60包括感测电路170，该感测电路通过确定已连接位线中的传导电流是高于还是低于预定阈值电平来执行感测。感测可以在读取或验证操作中发生。在编程操作中施加编程电压期间，感测电路还供应位线电压。
感测电路可以包括Vbl选择器173、感测节点171、比较电路175和跳闸锁存器174。在施加编程电压期间，Vbl选择器173可以将Vbl_inh(例如，2V)传输到与被禁止编程的存储器单元连接的位线，或者将0V传输到与当前编程循环中编程的存储器单元连接的位线。通过将晶体管的控制栅极电压设置得足够高(例如，高于从Vbl选择器传输的Vbl)，晶体管55(例如，nMOS)可被配置作为传输来自Vbl选择器173的Vbl的传输栅极。例如，选择器56可以将电源电压Vdd(例如3V-4V)传输到晶体管55的控制栅极。
在诸如读取的感测操作和验证操作期间，晶体管55基于选择器56传输的电压来设置位线电压。位线电压大致等于晶体管的控制栅极电压减去其Vth(例如，1V)。例如，如果由选择器56传输Vbl+Vth，则位线电压将为Vbl。这假设源极线为0V。晶体管55根据控制栅极电压钳位位线电压并且作为源极跟随器而不是传输栅极。Vbl选择器173可以传输诸如Vdd的相对较高电压，其高于晶体管55上的控制栅极电压以提供源极跟随器模式。在感测期间，晶体管55因此对位线充电。
在一种方法中，每个感测电路的选择器56可以与其他感测电路的选择器分开控制，以传输Vbl或Vdd。每个感测电路的Vbl选择器173也可以与其他感测电路的Vbl选择器分开控制。
在感测期间，感测节点171被充电直到初始电压，诸如3V。然后，感测节点经由晶体管55连接到位线，并且感测节点的衰减量用于确定存储器单元是处于导电状态还是非导电状态。比较电路175用于在感测时将感测节点电压与跳闸电压进行比较。如果感测节点电压衰减到低于跳闸电压Vtrip，则存储器单元处于导电状态并且其Vth等于或低于验证信号的电压。如果感测节点电压未衰减到低于Vtrip，则存储器单元处于非导电状态并且其Vth高于验证信号的电压。感测电路60包括由比较电路175基于存储器单元是处于导电状态还是非导电状态而设置的跳闸锁存器174。跳闸锁存器中的数据可以是由处理器192读取的位。
管理电路190包括处理器192、四组示例性数据锁存器194-197、以及联接在数据锁存器组194与数据总线120之间的I/O接口196。可以为每个感测电路提供一组数据锁存器，例如，包括单独锁存器LDL、MDL和UDL。在一些情况下，可以使用附加的数据锁存器。LDL为下页数据存储一个位，MDL为下页数据存储一个位，并且UDL为上页数据存储一个位。这是在每个存储器单元八级或三位的存储器设备中。
处理器192执行计算，诸如确定存储在已感测的存储器单元中的数据以及将所确定的数据存储在该组数据锁存器中。每组数据锁存器194-197用于在读操作期间存储由处理器192确定的数据位，并且在编程操作期间存储从数据总线120导入的数据位，这些数据位表示要编程到存储器中的写入数据。I/O接口196提供数据锁存器194-197和数据总线120之间的接口。
在读取期间，系统的操作处于状态机112的控制之下，该状态机控制向寻址的存储器单元提供不同的控制栅极电压。当它逐步通过与存储器支持的各种存储器状态相对应的各种预定义控制栅极电压时，感测电路可以在这些电压中的一个电压处跳闸，并且对应输出将经由数据总线172从感测电路提供给处理器192。此时，处理器192通过考虑感测电路的跳闸事件和关于来自状态机的经由输入线193施加的控制栅极电压的信息来确定所得的存储器状态。然后，它计算存储器状态的二进制编码，并将得到的数据位存储到数据锁存器194-197中。
一些具体实施可包括多个处理器192。在一个实施方案中，每个处理器192将包括输出线(未示出)，使得每个输出线被线或在一起。在一些实施方案中，输出线在连接到线或线之前被反转。该配置使得能够在编程验证测试期间快速确定编程过程何时完成，因为接收线或的状态机可以确定何时所有被编程的位达到了期望的水平。例如，当每个位达到其所需电平时，该位的逻辑零将被发送到线或线(或数据一被反转)。当所有位输出数据0(或数据一被反转)时，状态机知道终止编程过程。因为每个处理器与八个感测电路通信，所以状态机需要读取线或线八次，或者将逻辑添加到处理器192以累积相关位线的结果，使得状态机只需要读取一次线或线。类似地，通过正确选择逻辑电平，全局状态机可以检测第一位何时改变其状态并相应地改变算法。
在存储器单元的编程或验证操作期间，待编程的数据(写入数据)从数据总线120存储在该组数据锁存器194-197中，在每个存储器单元三位的具体实施中存储在LDL、MDL和UDL锁存器中。
在状态机的控制下，编程操作将一系列编程电压脉冲施加到所寻址的存储器单元的控制栅极。每个电压脉冲的幅值可以在处理中从先前编程脉冲逐步增加一个步长，该处理被称为增量步进脉冲编程。每个编程电压之后是验证操作以确定存储器单元是否已被编程到所需的存储器状态。在一些情况下，处理器192监控相对于所需存储器状态的读回存储器状态。当两者一致时，处理器192将位线设置为编程禁止模式，诸如通过更新其锁存器。即使将附加的编程脉冲施加到其控制栅极，这也禁止耦接到位线的存储器单元进一步编程。
每组数据锁存器194-197可被实现为每个感测电路的数据锁存器的堆叠。在一个实施方案中，每个感测电路60有三个数据锁存器。在一些具体实施中，数据锁存器被实现为移位寄存器，使得存储在其中的并行数据被转换为数据总线120的串行数据，反之亦然。对应于存储器单元的读/写块的所有数据锁存器可以连接在一起以形成块移位寄存器，从而可以通过串行传输输入或输出数据块。具体地讲，读/写电路模块组被调整，使得其数据锁存器组将数据按顺序移入或移出数据总线，就如它们是整个读/写块的移位寄存器的一部分一样。
数据锁存器指示相关存储器单元何时达到编程操作的某些里程碑。例如，锁存器可识别存储器单元的Vth低于特定验证电压。数据锁存器指示存储器单元当前是否存储来自一页数据的一个或多个位。例如，LDL锁存器可以用于存储下页数据。当下页位存储在相关联的存储器单元中时，LDL锁存器被翻转(例如，从0到1)。当中间或上页位分别存储在相关联的存储器单元中时，MDL或UDL锁存器被翻转。这在相关联的存储器单元完成编程时发生。
图3描绘了图1A的用于将电压提供给存储器单元的块的功率控制模块115的示例性具体实施。在该示例中，存储器结构126包括四个相关块BLK_0至BLK_3的组410，以及四个相关块BLK_4至BLK_7的另一组411。块可以在一个或多个平面中。图1A的行解码器124经由传输晶体管422向字线和每个块的选择栅极提供电压。行解码器向传输晶体管提供控制信号，该传输晶体管将块连接到行解码器。在一种方法中，每组块的传输晶体管由公共控制栅极电压控制。因此，一组块的传输晶体管在给定时间全部导通或截止。如果传输晶体管导通，则来自行解码器的电压被提供给相应控制栅极线或字线。如果传输晶体管截止，则行解码器与相应的控制栅极线或字线断开，使得电压在相应的控制栅极线或字线上浮动。
例如，控制栅极线412连接到传输晶体管组413、414、415和416，其进而分别连接到控制栅极线BLK_4、BLK_5、BLK_6和BLK_7。控制栅极线417连接到传输晶体管组418、419、420和421，其进而分别连接到控制栅极线BLK_0、BLK_1、BLK_2和BLK_3。
通常，一次在一个选定块上以及在块的一个选定子块上执行编程或读取操作。可以在选定块或子块上执行擦除操作。行解码器可将全局控制线402连接到本地控制线403。控制线表示导电路径。在许多电压驱动器的全局控制线上提供电压。一些电压驱动器可以向连接到全局控制线的开关450提供电压。控制传输晶体管424以将电压从电压驱动器传输到开关450。
电压驱动器可以包括：选定数据字线(WL)驱动器447，其在编程或读取操作期间选择的数据字线上提供电压；未选定数据字线的驱动器448；以及虚设字线驱动器449和449a，其分别在虚设字线WLDD和WLDS上提供电压，在图6A中。
电压驱动器还可以包括用于每个子块的单独SGS和SGD驱动器。例如，SGS驱动器445、445a、445b和445c，以及SGD驱动器446、446a、446b和446c可以分别为SB0、SB1、SB2和SB3提供，诸如在图7中。在另一个选项中，一个SGS驱动程序对于块中的不同子块是公共的。
包括行解码器的各种部件可以从控制器诸如状态机112或控制器122处接收命令，以执行本文描述的功能。
阱电压驱动器430经由控制线432向基板中的阱区611a提供电压Vsl。在一种方法中，阱区433对于块是共同的。块也共享一组位线442。位线电压驱动器440向位线提供电压。在诸如图4至图7中描绘的堆叠存储器设备中，多组已连接存储器单元可布置在NAND串中，该NAND串从基板垂直向上延伸。在一种方法中，每个NAND串的底部(或源极端)与阱区接触，并且每个NAND串的顶端(或漏极端)连接到相应的位线。
图4是存储器设备500的透视图，该存储器设备包括图1A的存储器结构126的示例性3D配置中的一组块。在基板上的是存储器单元(存储元件)的示例性块BLK0、BLK1、BLK2和BLK3，以及具有由块使用的电路的外围区域。外围区域504沿每个块的边缘延伸，而外围区域505位于该组块的端部。该电路可以包括电压驱动器，该电压驱动器可以连接到块的控制栅极层、位线和源极线。在一种方法中，块中处于共同高度的控制栅极层被共同驱动。基板501还可以承载块下方的电路，以及一个或多个下部金属层，该一个或多个下部金属层在导电路径中被图案化以承载电路的信号。这些块形成在存储器设备的中间区域502中。在存储器设备的上部区域503中，一个或多个上部金属层在导电路径中被图案化以承载电路的信号。每个块包括存储器单元的堆叠区域，其中堆叠的交替层表示字线。在一种可能的方法中，每个块具有相对的分层侧，垂直触点从该分层侧向上延伸至上部金属层，以形成与导电路径的连接。虽然描绘了四个块作为示例，但是可以使用在x方向和/或y方向上延伸的两个或更多个块。
在一种可能的方法中，这些块在平面中，并且在x方向上的平面的长度表示到字线的信号路径在一个或多个上部金属层中延伸的方向(字线或SGD线方向)，以及在y方向上的平面的宽度表示到位线的信号路径在一个或多个上部金属层中延伸的方向(位线方向)。z方向表示存储器设备的高度。这些块也可以布置在多个平面中。
图5描绘了示例性晶体管650。晶体管包括控制栅极CG、漏极D、源极S和沟道CH，并且例如可以表示存储器单元或选择栅极晶体管。
图6A描绘了图4的BLK0的一部分的示例性截面视图，其包括NAND串700n和710n。该块包括交替的导电层(字线层)和介电层的堆叠610。这些层可以是矩形板，其具有z方向上的高度、y方向上的宽度和x方向上的长度。
该堆叠被描绘为包括一层但可以可选地包括一层或多层交替的导电层和介电层。堆叠包括一组交替的导电和介电层，其中在制造过程中形成存储器孔。
导电层包括SGS、WLDS、WL0-WL95、WLDD和SGD(0)。WLDS和WLDD是连接到虚设存储器单元的虚设字线或导电层，其不具有存储用户数据的资格。WL0-WL95是连接到数据存储器单元的数据字线，其有资格存储用户数据。仅作为示例，堆叠包括九十六个数据字线。DL是示例性介电层。
描绘了堆叠的顶部553和底部550。WL95是最顶部的数据字线或导电层，并且WL0是最底部的数据字线或导电层。
NAND串各自包括存储器孔618或619，该孔填充有形成与字线相邻的存储器单元的材料。例如，在图6B中更详细地示出了堆叠的区622。
堆叠在基板611上形成。在一种方法中，阱区433(还参见图3)是基板中的n型源极扩散层或阱。阱区与块中的每串存储器单元的源极端接触。在一个可能的实现方式中，n型阱区433继而在p型阱区611a中形成，该p型阱区继而在n型阱区611b中形成，该n型阱区继而在p型半导体基板611c中形成。在一种方法中，n型源极扩散层可以由平面中的所有块共享，并且形成向每个NAND串的源极端提供电压的源极线SL。
NAND串700n在堆叠610的底部616b处具有源极端613，并且在堆叠的顶部616a处具有漏极端615。金属填充的狭缝可以跨堆叠周期性地提供，作为延伸穿过堆叠的互连，诸如以将源极线连接到堆叠上方的线。狭缝可以在形成字线期间使用，并且随后用金属填充。通孔可以在一端处连接到NAND串的漏极端，而在另一端处连接到位线。
在一种方法中，存储器单元的块包括交替的控制栅极和介电层的堆叠，并且存储器单元布置在堆叠中的垂直延伸的存储器空穴中。
在一种方法中，每个块包括梯形边缘，其中垂直互连连接到每个层，包括SGS、WL和SGD层，并且向上延伸到到电压驱动器的水平路径。
绝缘填充区614将块分离成子块，其中NAND串700n和710n处于不同的子块中。
图6B描绘了图6A的堆叠的区622的近距离视图。存储器单元在字线层和存储器孔的交叉处形成在堆叠的不同级。分别描绘了连接到SGD(0)的SGD晶体管718，连接到WLDD的虚设存储器单元717和连接到WL93-WL95的数据存储器单元714-716。
可以沿着存储器孔630的侧壁(SW)和/或在每个字线层内(例如，使用原子层沉积)沉积多个层。例如，由存储器孔内的材料形成的每个柱685或列可包括阻挡氧化物层663、电荷俘获层664或膜，诸如氮化硅(Si3N4)或其他氮化物、隧道层665(例如，栅极氧化物)、沟道660(例如，包括多晶硅)和电介质核心666(例如，包括二氧化硅)。字线层可包括金属阻挡层661和导电金属662(诸如钨)作为控制栅极。例如，提供了控制栅极690-694。在该示例中，除了金属之外的所有层都在存储器孔中提供。在其他方法中，层中的一些层可以在控制栅极层中。在不同的存储器孔中类似地形成附加柱。柱可以形成NAND串的柱状有源区域(AA)。
每个NAND串或每组连接的晶体管包括从一个或多个源极端选择栅极晶体管连续延伸到一个或多个漏极端选择栅极晶体管的沟道。例如，沟道700a、710a、720a和730a分别在NAND串700n、710n、720n和730n中从每个NAND串的源极端到漏极端连续延伸。
当对存储器单元进行编程时，电子存储在与存储器单元相关联的电荷俘获层的一部分中。这些电子从沟道被吸引到电荷俘获层中，并且穿过隧道层。存储器单元的Vth与存储的电荷量成比例地增加。在擦除操作期间，电子返回到沟道。
存储器孔中的每个存储器孔可填充有多个环形层，这些环形层包括阻挡氧化物层、电荷俘获层、隧道层和沟道层。存储器孔中的每个存储器孔的核心区填充有主体材料，并且多个环形层位于存储器孔中的每个存储器孔中的核心区和字线之间。
NAND串可被认为具有浮体沟道，因为沟道的长度没有形成在基板上。此外，NAND串由彼此上下堆叠的多个字线层提供，并且通过介电层彼此分开。
虽然以上示例涉及具有垂直延伸的NAND串的3D存储器设备，但是本文提供的技术也适用于其中NAND串在基板上水平延伸的2D存储器设备。2D和3D NAND串都可以具有带有晶界陷阱的多晶硅沟道。而且，这些技术也可以应用于具有其他沟道材料的存储器设备。
图7描绘了块BLK0中的NAND串的示例性视图，其与图4和图6A一致。NAND串以3D配置布置在块的子块中。每个子块包括多个NAND串，其中描绘了一个示例NAND串。例如，SB0、SB1、SB2和SB3分别包括示例NAND串700n、710n、720n和730n。NAND串具有与图6A一致的数据字线、虚设字线和选择栅极线。每个子块包括一组NAND串，该组NAND串在x方向上延伸并且具有公共SGD线或控制栅极层。NAND串700n、710n、720n和730n分别位于子块SB0、SB1、SB2和SB3中。可以基于字线编程顺序来进行块的编程。一个选项是在对下一字线的存储器单元编程之前，对位于不同子块中的不同字线部分中的存储器单元进行编程，一次一个子块。例如，这可以涉及在SB0、SB1、SB2和SB2中对WL0编程，然后在SB0、SB1、SB2和SB2中对WL1编程，依此类推。另一个选项是在对下一个子块的存储器单元编程之前，对一个子块中的所有存储器单元编程，一次一个字线。例如，这可以涉及在SB0中对WL0编程、然后对WL1编程等，然后在SB1中对WL0编程、然后对WL1编程、依此类推。例如，字线编程顺序可以从WL0(源极端字线)开始，并且在WL95(漏极端字线)结束。
NAND串700n、710n、720n和730n分别具有沟道700a、710a、720a和730a。
附加地，NAND串700n包括SGS晶体管701、虚设存储器单元702、数据存储器单元703-714、虚设存储器单元715和SGD晶体管716。NAND串710n包括SGS晶体管721、虚设存储器单元722、数据存储器单元723-734、虚设存储器单元735和SGD晶体管736。NAND串720n包括SGS晶体管741、虚设存储器单元742、数据存储器单元743-754、虚设存储器单元755和SGD晶体管756。NAND串730n包括SGS晶体管761、虚设存储器单元762、数据存储器单元763-774、虚设存储器单元775和SGD晶体管776。
该示例描绘了每个NAND串的漏极端处的一个SGD晶体管，以及每个NAND串的源极端处的一个SGS晶体管。在一种方法中，SB0、SB1、SB2和SB3中的SGD晶体管可以分别由单独的控制线SGD(0)、SGD(1)、SGD(2)和SGD(3)驱动。在另一种方法中，可以在NAND串中提供多个SGD和/或SGS晶体管。
图8描绘了一组存储器单元的示例性Vth分布，其具有或没有编程干扰。纵轴描绘了对数刻度上的存储器单元的数量，并且横轴描绘了线性刻度上的存储器单元的Vth。在一种方法中，在编程操作开始时，存储器单元最初都处于擦除状态，如Vth分布800所示。在成功完成编程操作之后，分配给A-G状态的存储器单元由Vth分布801-807表示。
分别使用VvA-VvG的验证电压编程到A-G状态的存储器单元分别由Vth分布801-807表示。在完成编程操作之后立即获得这些Vth分布，并且假设没有发生编程干扰。验证电压用于存储器单元的编程验证测试。读取电压VrA-VrG可以用于在读取操作中读取存储器单元的状态。这些验证电压和读取电压是选定的字线电压的控制栅极读取电平的示例。
然而，由于编程干扰，数据存储器单元的Vth可偏移得更高，如分别针对Er、A、B和C数据状态的Vth分布810、811、812和813所示。对于相对较低的数据状态，编程干扰的量(Vth分布的上尾处的Vth上移的量)相对较大。作为简化，假设该示例中D-G的相对高的数据状态没有编程干扰。本文所述的用于减少编程干扰的技术可减少Vth上移的量。
在擦除操作中，数据存储器单元从编程数据状态的Vth分布(例如，状态A-G)转变到擦除状态。擦除操作包括擦除阶段，其中存储器单元被偏置以进行擦除，然后进行擦除-验证测试。擦除-验证测试可以使用施加到字线的擦除验证电压VvEr。
在该八状态示例中，Er-G状态是所分配数据状态的示例，并且A-G状态是编程数据状态的示例。数据状态的数量可以高于或低于八个数据状态。
图9A描绘了编程操作中的示例性电压信号。电压信号可用于单遍编程操作或多遍编程操作的一个遍中。编程操作可用于将存储器单元编程到阈值电压，诸如图8所示。横轴表示编程循环(PL)编号，范围为1至18，并且纵轴表示电压。在编程操作期间，对选定子块中的选定字线执行编程循环。编程循环包括编程部分和之后的验证部分，在该编程部分中将编程电压或脉冲施加到选定字线，在该验证部分中将验证信号或脉冲施加到选定字线，同时对相关联的存储器单元执行一个或多个验证测试，被称为编程-验证测试。除擦除状态之外，每个分配的状态均具有验证电压，该验证电压用于在编程操作中对该状态的验证测试。
电压信号900包括被施加到被选择用于编程的字线的一系列编程电压，包括初始编程电压901。在该示例中，电压信号包括在编程遍的一个或多个编程循环中使用固定或变化的步长在幅度上逐步增大的编程电压。这被称为增量步进脉冲编程，其中编程电压(Vpgm)以初始电压Vpgm_init开始，并且在每个连续编程循环中以一定步长增加，例如直到编程操作完成。描绘了dVpgm的固定步长大小。当选定存储器单元的阈值电压达到分配数据状态的验证电压时，则成功完成。编程操作可包括单个编程遍或多个编程遍，其中每个通过都使用例如增量步进脉冲编程。
基于正针对编程循环验证的分配数据状态，每个编程循环中的验证信号(包括示例验证信号902)可包括一个或多个验证电压。随着编程操作的进行，诸如图9B描绘的，验证测试可包含较低分配数据状态，然后是中等分配数据状态，再然后是较高分配数据状态。示例验证信号描绘了三个验证电压作为简化。
例如，在编程操作开始时，所有存储器单元最初可能都处于擦除状态。在编程操作完成后，实现类似于图8中的Vth分布，并且可使用在Vth分布之间的读取电压从存储器单元读取数据。同时，将读取通过电压Vpass(例如，8V-10V，也被称为通过电压或接通电压)施加到剩余的字线。通过测试给定存储器单元的Vth是高于一个或多个读取参考电压还是低于一个或多个读取参考电压，系统可以确定由存储器单元表示的数据状态。这些电压是分界电压，因为它们在不同的数据状态的Vth范围之间划分。
此外，可以将被编程或读取的数据布置成页面。例如，对于四个数据状态，或每个单元两位，可以存储两页数据。用于Er、A、B和C状态的位的示例编码分别是上页(UP)位/下页(LP)位的格式的11、10、00和01。下页读取可以使用VrA和VrC，并且上页读取可以使用VrB。
通过八个数据状态或每个单元三位，可以存储三页数据。用于Er、A、B、C、D、E、F和G状态的位的示例编码分别是111、110、100、000、010、011、001和101。在每个三位序列中，UP位随后是MP位然后是LP位。可以通过使用以下读取电压读取存储器单元来分别确定下页、中页和上页的数据：VrA和VrE；VrB、VrD和VrF；以及VrC和VrG。
描绘了与图17A至图17F一致的示例性转变Vpgm Vpgm_t1，以及对应的示例性转变编程循环编号PL_t1。
图9B描绘了在图9A的不同编程循环中使用的验证电压的示例。水平条与图9A的编程循环轴时间对准。验证电压组910包括分别用于编程循环1-7、2-9、4-10、5-12、7-14、8-16和10-18的VvA、VvB、VvC、VvD、VvE、VvF和VvG。
图10A描绘了示例性NAND串1010及其沟道1011，示出了编程循环的预充电阶段期间的电压。一般来讲，NAND串包括分别连接到字线WLn-6至WLn的存储器单元1002-1008，以及连接到字线WLn-x-1和WLn-x(远离WLn的x字线)的存储器单元1000和1001。在该示例中，在对WLn进行编程时，已对连接到WL0至WLn-1的存储器单元进行编程。存储器单元被编程到的数据状态是随机的，但一些数据模式更可能导致编程干扰。例如，存储器单元1000被编程为Vth＝5V的高状态(诸如图8中的G状态)，从WLn-x到WLn-4的存储器单元处于Vth＝-1V的擦除状态，从WLn-3到WLn-1的存储器单元处于Vth＝5V的高状态，并且WLn的存储器单元也处于擦除状态。例如，如果WLn的存储器单元已被分配到较高状态但编程刚刚开始，或者如果它们已被分配到擦除状态，则WLn的存储器单元可处于擦除状态。
预充电阶段与图16A至图16D一致，其中0V被施加到字线。这是控制栅极电压，Vcg＝0V。
图10B描绘了沿图10A的NAND串的长度的示例性沟道电压。与存储器单元1000和1005相邻的沟道区将为约-5V(0V-5V)，使得沟道如图所示截止。残余电子1020被捕获在存储器单元1000和1005之间的沟道的一部分中。假设在NAND串的漏极端处引入Vbl＝2V(图16D)，则与存储器单元1008相邻的沟道区为约2V。
图10C描绘了在实施例1中当字线电压增加到Vpass时图10A的示例性NAND串。例如，字线电压中的每一个(包括选定字线和未选定字线)从0V增加到10V。
图10D描绘了沿图10C的NAND串的长度的示例性沟道电压。与存储器单元1000-1007相邻的沟道区将增加到约5V(-5V+10V)，因为沟道的耦合量与字线电压的增加大致相同。残余电子1020不再被捕获，但尚未被强吸引朝向WLn，因为DIBL效应不强。与存储器单元1008和WLn相邻的沟道区增加到12V(2V+10V)。
图10E描绘了当选定字线电压增加到Vpgm时图10A的示例性NAND串。例如，WLn的电压从10V(Vpass)增加至20V(Vpgm)。与存储器单元1008相邻的沟道区增加到22V(12V+10V)。该电压足够高以使与存储器单元1005-1007相邻的沟道区由于DIBL效应而变为导电的，如开始时所提及的。因此，残余电子1020可朝向邻近WLn的较高电压移动，并且可注入到连接到WLn的存储器单元的电荷捕获层中，如大箭头所示。这是注入类型的编程干扰的示例。
图10F描绘了沿图10E的NAND串的长度的示例性沟道电压。如所提及的，与存储器单元1008相邻的沟道区增加到22V。在其他示例中，例如，在图12D和图13D中，与存储器单元1008和WLn相邻的沟道区增加到30V(12V+18V)。随着与图9A一致的编程操作的连续编程循环中Vpgm在WLn上增加，与WLn相邻的沟道区的电压也增加。
下面讨论的图11A至图14D中的实施例2至实施例至5避免了图10F中所描绘的编程干扰。每个实施例可从图10A的预充电配置开始。
图11A描绘了在实施例2中当字线电压增加到Vpass时图10A的示例性NAND串。相对于图10C的差异在于隔离字线(WLiso)设置在WLn-5处，WLn-5与WLn由四个其他字线隔开。所讨论的DIBL效应可在WLn的源极侧上的几个字线上延伸。字线或存储器单元的源极侧或漏极侧是分别面向NAND串的源极端或漏极端的侧。WLiso的位置应该涵盖发生DIBL效应的范围。另一个问题是WLiso不应太靠近WLn，因为这可导致WLn的源极侧上的高沟道梯度，其可产生电子-空穴对。WLiso不应太远离WLn，因为这可能导致不必要地损害存储器单元的升压并且可能由于高控制栅极到沟道电压而增加编程干扰。通常，WLiso与WLn由至少一个、两个、三个、四个或五个或更多个其他未选定字线分开。
即使当其他字线上的电压增加到10V时，也通过将相应电压保持在诸如0V的低电平，在与WLn-5相邻的沟道中产生隔离或截止区。因此，与WLn-5相邻的沟道电压可保持在-5V。任选地，可以将与WLn-5相邻的字线上的电压增加到介于0V和Vpass之间的电平，诸如5V。这在与WLn-6和WLn-4相邻的沟道区中产生0V的沟道电压。WLn-6是WLiso的源极侧相邻字线(WLn-5)，并且WLn-4是WLiso的漏极侧相邻字线(WLn-5)。该方法有助于平滑WLiso附近的沟道梯度，以避免电子-空穴产生的可能性。捕获的残余电子1110在WLn-6的源极侧上，并且通过与WLn-6至WLn-4相邻并且具体地与WLn-5相邻的沟道中的隔离区来防止其朝向WLn移动。
注意，在WLiso和WLn之间(例如在WLn-3和WLn-1之间)的沟道区中存在残余电子。然而，由于数量相对较小，因此编程干扰的相关风险也相对较小。
还需注意，沟道隔离区设置在WLn的源极侧上，因为编程顺序是从源极侧字线WL0到漏极侧字线WL95。如果编程顺序是从漏极侧字线到源极侧字线，则沟道隔离区应当设置在WLn的漏极侧上。
图11B描绘了沿图11A的NAND串的长度的示例性沟道电压。如所提及的，在与WLn-6至WLn-4相邻的沟道中形成隔离区。在一个具体实施中，至少一个其他字线(例如，WLn-4至WLn-1)将隔离字线WLn-5与选定字线分开。控制电路被配置为使将隔离字线与选定字线分开的至少一个其他字线的电压从初始电压增加到通过电压，同时使选定字线以及附加的未选定字线上的电压从初始电压增加到通过电压。
图11C描绘了当选定字线电压增加到Vpgm时图11A的示例性NAND串。例如，当WLn增加到20V时，相关联的沟道区增加到22V。然而，由于隔离区在Vpgm保持在WLn上的时间段的第一部分期间保持与WLn-6至WLn-4相邻，因此残余电子保持捕获在WLn-6的源极侧上并且不能朝向WLn移动。
图11D描绘了沿图11C的NAND串的长度的示例性沟道电压。在WLn-4和WLn之间形成大沟道梯度，但是由于残余电子保持被捕获，因此它们不会朝向WLn的存储器单元由于梯度加速，并且避免了编程干扰。由于WLn-6至WLn-4上的电压降低，产生了沟道隔离区1115或沟道电压谷。沟道隔离区具有中心1115c、源极侧边缘1115s和漏极侧边缘1115d。在实施例2中，涉及形成沟道隔离区的字线为WL-6至WLn-4。WLn-5用于形成沟道隔离区的中心，并且WLn-6和WLn-4用于分别形成沟道隔离区的源极侧边缘和漏极侧边缘。分别为沟道隔离区的WLn-6和WLn-4源极侧边缘字线和漏极侧边缘字线。附加的未选定字线为WL0至WLn-7、WLn-3至WLn-1和WLn+1至WL95。
在一个选项中，沟道隔离区在WLiso的多于一个源极侧和/或漏极侧字线上方延伸。例如，在WLiso＝WLn-5的情况下，沟道隔离区可以在两个源极侧字线(例如，WLn-6和WLn-7)和两个漏极侧字线(例如，WLn-4和WLn-3)上方延伸。此类源极侧字线的数量也可以与漏极侧字线的数量不同。WLn-6是与WLn-5的源极侧相邻字线的示例，WLn-7是与WLn-6相邻的字线的示例，WLn-4是与WLn-5的漏极侧相邻字线的示例，并且WLn-3是与WLn-4相邻的字线的示例。
在另一个选项中，在隔离字线的源极侧上的沟道隔离区中存在两条或更多条字线，并且在隔离字线的漏极侧上的沟道隔离区中存在两条或更多条字线。例如，代替分别在WLn-6至WLn-4上的5V、0V和5V，在WLn-7至WL-3上可分别存在7.5V、5V、0V、5V和7.5V。这在隔离区的边缘处提供沟道梯度的更平滑转变。
图12A描绘了在实施例3中当字线电压增加到Vpass时图10A的示例性NAND串。该实施例与实施例2的不同之处在于WLiso为WLn-6而不是WLn-5。即使当其他字线上的电压增加到10V时，也通过将电压保持在诸如0V的低电平，在与WLn-6相邻的沟道中产生隔离或截止区。因此，与WLn-6相邻的沟道电压可保持在-5V。与WLn-6相邻的字线上的电压可以增加到介于0V和Vpass之间的电平，诸如5V。这在与WLn-7和WLn-5相邻的沟道区中产生0V的沟道电压。该方法有助于平滑接近WLiso的沟道梯度，如所提及的。捕获的残余电子1110在WLn-7的源极侧上，并且通过与WLn-7至WLn-5相邻并且具体地讲与WLn-6相邻的沟道中的隔离区来防止其朝向WLn移动。
图12B描绘了沿图12A的NAND串的长度的示例性沟道电压。隔离区是邻近WLn-7至WLn-5形成的沟道。
图12C描绘了当选定字线电压增加到Vpgm时图12A的示例性NAND串。当WLn增加到28V(与先前示例中的20V相比)时，相关联的沟道区增加到30V。然而，由于隔离区在Vpgm保持在WLn上的时间段的第一部分期间保持与WLn-7至WLn-5相邻，因此残余电子1110保持捕获在WLn-7的源极侧上并且不能朝向WLn移动。另外，由于隔离字线是WLn-6而不是如先前示例中的WLn-5，因此存在更长的沟道区(例如，在六条字线而不是五条上延伸)以适应WLn和WLiso之间的沟道电压的差异。因此，以距离上的电压表示的梯度减小。这降低了产生电子-空穴对的风险。例如，图12D中的WLn-6和WLn之间的沟道梯度在六条字线＝5.8V/字线上是30-(-5)＝35V。相比之下，如果WLiso＝WLn-5，则WLn-5和WLn之间的沟道梯度在五条字线＝7V/字线上是30-(-5)＝35V。同样如图17D所示，WLiso可以在编程操作的不同编程循环期间进一步远离WLn移动以适应Vpgm的增加值。
图12D描绘了沿图12C的NAND串的长度的示例性沟道电压。如所提及的，当WLn增加到28V时，WLn的相关联沟道区增加到30V。在一个示例中，Vpgm可以从15V-20V开始并且在编程操作结束时达到28V-30V。在实施例3中，涉及形成沟道隔离区的字线为WL-7至WLn-5。附加的未选定字线为WL0至WLn-8、WLn-4至WLn-1和WLn+1至WL95。
图13A描绘了在实施例4中当字线电压增加到Vpass时图10A的示例性NAND串。该示例使用两个相邻的隔离字线WLn-5和WLn-6来提供残余电子1110的更强隔离。即使当其他字线上的电压增加到10V时，也通过将相应电压保持在诸如0V的低电平，在与WLn-5和WLn-6相邻的沟道中产生隔离或截止区。因此，与WLn-5和WLn-6相邻的沟道电压可保持在-5V。与WLn-5和WLn-6相邻的字线(例如，WLn-7和WLn-4)上的电压可以增加到介于0V和Vpass之间的电平，诸如5V。这在与WLn-7和WLn-4相邻的沟道区中产生0V的沟道电压。该方法有助于平滑接近WLiso的沟道梯度，如所提及的。捕获的残余电子1110在WLn-7的源极侧上，并且通过与WLn-7至WLn-4相邻并且具体地讲与WLn-5和WLn-6相邻的沟道中的隔离区来防止其朝向WLn移动。
图13B描绘了沿图13A的NAND串的长度的示例性沟道电压。沟道电压中的谷跨两条字线WLn-5和WLn-6延伸，以与沟道电压中的谷仅跨一条字线延伸的情况相比提供残余电子的更强隔离。谷也可以跨多于两条字线延伸。
在该示例中，未选定字线包括第一隔离字线WLn-5和第二隔离字线WLn-6，第二隔离字线与第一隔离字线相邻并且在第一隔离字线的源极侧上。控制电路被配置为将第二隔离字线上的电压从初始电压增加到通过电压，同时将第一隔离字线上的电压从初始电压增加到通过电压。
另一种选项是针对彼此分离的多个谷。例如，在对于WLn-7、WLn-5和WLn-3而言Vcg＝5V且对于WLn-6和WLn-4而言Vcg＝0V的情况下，沟道电压中的谷邻近WLn-6和WLn-4产生(其中Vch＝-5V)，并且这些谷通过在0V下邻近WLn-5的沟道区彼此分离。
图13C描绘了当选定字线电压增加到Vpgm时图13A的示例性NAND串。当WLn增加到28V时，相关联的沟道区增加到30V。然而，由于隔离区在Vpgm保持在WLn上的时间段的第一部分期间保持与WLn-7至WLn-4相邻，因此残余电子1110保持捕获在WLn-7的源极侧上并且不能朝向WLn移动。另外，当使用多条隔离字线(WLn-6和WLn-5)时，隔离更强。
图13D描绘了沿图13C的NAND串的长度的示例性沟道电压。截止区保持在与WLn-5和WLn-6相邻的沟道中。在实施例4中，涉及形成沟道隔离区的字线为WL-7至WLn-4。附加的未选定字线为WL0至WLn-8、WLn-3至WLn-1和WLn+1至WL95。
图14A描绘了在实施例5中当字线电压增加到Vpass时图10A的示例性NAND串。相对于图11B的区别在于使用部分电荷隔离而不是完全电荷隔离。如所描绘的，例如，在图17B中，随着注入干扰的风险增加，电荷隔离技术可从部分电荷隔离切换到完全电荷隔离。当风险低时，部分电荷隔离可允许一些源极侧残余电子朝向WLn移动，同时允许连接到WLiso的存储器单元的一些沟道升压，以降低由于高控制栅极到沟道电压而对这些存储器单元进行编程干扰的可能性。当风险高时，完全电荷隔离提供源极侧残余电子的更强隔离以降低电子注入类型的编程干扰的风险，该电子注入类型的编程干扰由于高控制栅极到沟道电压而变得大于编程干扰的风险。
当其他字线上的电压增加到10V时，通过将相应电压保持在诸如2.5V的相对低的电平，但不像图11A的0V示例那样低，在与WLn-5相邻的沟道中产生部分隔离区1120。这导致与WLn-5相邻的-2.5V沟道电压。与WLn-5相邻的字线上的电压可以增加到诸如7.5V的电平，该电平高于图11A的5V。这在与WLn-6和WLn-4相邻的沟道区中产生2.5V的沟道电压。
图14B描绘了沿图14A的NAND串的长度的示例性沟道电压。沟道电压中的谷值为-2.5V，而不是图11B中的-5V的较低值。
图14C描绘了当选定字线电压增加到Vpgm时图14A的示例性NAND串。当WLn增加到20V时，相关联的沟道区增加到22V。在Vpgm保持在WLn上的时间段的第一部分期间，部分隔离区保持与WLn-6至WLn-4相邻，使得残余电子1110保持部分捕获在WLn-6的源极侧上。一些残余电子可朝WLn移动。
图14D描绘了沿图14C的NAND串的长度的示例性沟道电压。与WLn-6、WLn-5和WLn-4相邻的沟道电压分别2.5V、-2.5V和2.5V。在实施例5中，涉及形成沟道隔离区的字线为WL-6至WLn-4。附加的未选定字线为WL0至WLn-7、WLn-3至WLn-1和WLn+1至WL95。
图15A描绘了用于执行编程循环的示例性过程，其中电荷隔离技术被用作编程干扰对策。编程操作可涉及一个或多个过程中的多个编程循环。编程循环在步骤1500处开始。在步骤1501处执行预充电阶段1690(图16A)。在步骤1502处执行编程阶段1691(图16A)。这包括在将选定字线电压(图16A中的曲线1604)增加到Vpgm之后将隔离字线电压(图16B中的曲线1614和1615)增加到Vpass。在步骤1503处执行验证阶段1692(图16A)。有关详细信息，还参见图15B和图16A至图16D。
图15B描绘了用于执行使用图15的过程的编程操作的示例性过程。步骤1510开始编程操作。步骤1511开始选定字线(WLn)的编程循环。步骤1512包括读取选定存储器单元的锁存器，例如以确定存储器单元是处于封锁还是编程状态。该步骤还包括设置位线电压以利用封锁状态抑制对存储器单元进行编程，例如通过设置Vbl＝2V，并且允许利用编程状态对存储器单元进行编程，例如通过设置Vbl＝0V。步骤1513包括通过将正位线电压施加到NAND串的漏极端来执行预充电阶段。参见图16D中的曲线1641。
步骤1514包括在编程阶段将选定字线和附加的未选定字线上的电压从初始电压(例如，0V)增加到通过电压Vpass。分别参见图16A和图16B中的曲线1602和1612。附加的未选定字线是不涉及形成隔离区的字线。例如，在图11A至图11C中，附加的未选定字线是WL0至WLn-7、WLn-3至WLn-1和WLn+1至WL95。
步骤1515包括在编程阶段中将选定字线上的电压从Vpass增加到Vpgm(图16A中的曲线1604)，并且将Vpgm保持一段时间(图16A中的曲线1605)。步骤1516包括在编程阶段中在Vpgm保持在WLn上的时间段期间(图16A中的曲线1605)将隔离字线上的电压从初始电压增加到Vpass(图16B中的曲线1615)。步骤1517包括使字线上的电压减小回到初始电压。例如，WLn上的电压可以从Vpgm减小到0V(图16A中的曲线1606)，并且未选定字线上的电压可以从Vpass减小到0V(图16B中的曲线1620)。
一般来讲，选定字线上的电压可以在一个或多个步骤中从初始电压增加到Vpgm。
在验证阶段中，步骤1518包括对连接到WLn的选定存储器单元执行验证测试。步骤1519包括基于验证测试的结果来更新锁存器。例如，对于在步骤1518处的通过验证测试的存储器单元，可将锁存器从编程状态更新为封锁状态。决定步骤1520确定是否存在下一个编程循环。如果许多存储器单元尚未完成编程或者以其他方式未处于封锁状态，则可以执行下一个编程循环。如果该决定步骤为真，则步骤1522包括使Vpgm步进，并且在步骤1511处下一个编程循环开始。如果决定步骤1520为假，则步骤1521代表编程操作的结束。当连接到WLn的所有或几乎所有存储器单元处于封锁状态时，可以结束编程操作。
图16A至图16D描绘了可在与图15A和图15B一致的编程操作的编程循环中使用的电压信号的示例。垂直尺寸表示电压，并且水平尺寸表示时间，其中时间点为t0-t11。所描绘的时间段对应于一个编程循环，并且包括预充电阶段1690(t0-t2)、编程阶段1691(t2-t8)和验证阶段1692(t8-t11)。还描绘了信号的示例性电压。电压信号1600表示VWLn(即选定字线的电压)，电压信号1610表示Vwl_unsel(即未选定字线的电压)，电压信号1630表示选择栅极电压(例如，Vsgd和/或Vsgs)，并且电压信号1640表示Vbl(即位线电压)。
图16A描绘了施加到选定字线的电压。电压信号1600由例如以下曲线表示：初始电压(诸如0V)处的曲线1601、表示WLn从初始电压到通过电压(例如，Vpass)的第一增大的曲线1602、其中WLn从t3-t4保持在Vpass处的曲线1603、表示从Vpass到Vpgm的第二增大的曲线1604、表示WLn上的电压保持在其峰值电平Vpgm的时间段的曲线1605、表示从Vpgm到初始电压的减小的曲线1606，以及表示验证电压VvE、VvF和VvG的曲线1607，以供验证阶段中使用。
图16B描绘了施加到未选定字线的电压。电压信号1610在诸如0V的初始电压处由曲线1611表示。对于图15B的步骤1514的附加字线(字线不涉及形成隔离区)，曲线1612表示Vwl_unsel从初始电压增加到Vpass，曲线1613和1619表示Vwl_unsel保持在Vpass，并且曲线1620表示Vwl_unsel从Vpass减小到0V。
对于用于形成隔离区或者当使用多条字线时在隔离区的中心处的隔离字线，曲线1614表示在附加字线和选定字线的电压处于Vpass时，Vwl_unsel保持在诸如0V的初始电压。曲线1615表示在Vpgm保持在WLn上的t5-t7的时间段(d3)的中途Vwl_unsel从0V增加到Vpass。例如，该增加可在整个时间段中和在该时间段结束之前发生至少一半(50％)或至少70％。如所提及的，当Vwl_unsel从t2-t6保持在0V时，与WLn相邻的沟道电压趋向于衰减，使得当Vwl_unsel从0V增加到Vpass时，热注入类型的编程干扰的风险降低。与WLn相邻的沟道电压可在数十微秒内衰减。同时，由于在施加Vpgm的时间段的至少一部分内Vwl_unsel从0V增加到Vpass使相关联的沟道电压升压，因此还解决了栅极-沟道类型的编程干扰的风险。
时间段d1和d2分别表示Vpgm保持在WLn上的时间段(d3)的第一部分和第二部分。在第一时间段中，隔离字线上的电压保持在初始电压。在第二时间段中，隔离字线上的电压增加到并保持在Vpass或其他正电压。
对于用于形成隔离区的边缘的字线，例如，隔离字线的源极侧和漏极侧相邻字线，曲线1616表示从初始电压增加到小于Vpass的值(诸如5V)的Vwl_unsel，这与先前示例一致。这种增加可以与附加字线和WLn在t2从初始电压增加到Vpass同时发生。曲线1617表示Vwl_unsel保持在5V，曲线1618表示Vwl_unsel从5V增加到Vpass。例如，曲线1617的电平可以在初始电压(例如，0V)和Vpass之间的一半或30％-70％。
图16C描绘了施加到选择栅极晶体管的电压。在对选定和未选定选择栅极晶体管进行预充电期间，电压信号1630由曲线1631表示。选定的选择栅极(SG)晶体管位于选定子块(被选择用于编程的子块)中，并且未选定SG晶体管位于未选定子块(未被选择用于编程的子块)中。随后，具有Vsg_sel＝2.5V的曲线1632表示选定SG晶体管的电压，并且具有Vsg_unsel＝2.5V的曲线1633表示未选定SG晶体管的电压。
图16D描绘了施加到位线的电压。在对选定和未选定位线进行预充电期间，电压信号1640由曲线1641(描绘了电压Vbl＝2V)表示。在一种方法中，选定和未选定位线分别连接到选定子块中的选定和未选定NAND串。随后，曲线1642描绘了Vbl_unsel＝2V(未选定位线上的电压)，并且曲线1643描绘了Vbl_sel＝0V(选定位线上的电压)。
在预充电阶段中，将正Vbl(曲线1641)提供给串的沟道的漏极侧以移除残余电子并提供少量的升压(诸如1V-2V)。此时，选定和未选定子块的SGD晶体管处于导电状态，例如电压为6V。这允许位线电压传输到漏极端沟道。此时，选定子块和未选定子块的SGS晶体管也可以处于导电状态，例如电压为6V(曲线1631)以允许源极线电压(Vsl)传输到沟道的源极端。
在编程阶段中，VWLn和用于附加字线的Vwl_unsel斜升，例如从t2开始，以提供未选定NAND串的沟道的电容耦合。然后，在t4-t5，VWLn进一步斜升到Vpgm的峰值编程脉冲电平并保持在Vpgm直到t7。在编程脉冲之后，VWLn斜降到Vss(0V)。随后，在验证阶段中，通过在WLn上施加一个或多个控制栅极读取电压(曲线1607)，并且对于每个读取电压，感测选定子块的选定NAND串中的存储器单元的导电状态，执行一个或多个验证测试。
在编程和验证阶段期间，对于选定子块(曲线1632)和未选定子块(曲线1633)，Vsg_sel可分别被设置为例如2.5V和0V。在编程脉冲期间，在Vbl＝0V(曲线1643)的情况下，Vsg_sel足够高以为选定NAND串提供处于导电状态的SG_sel晶体管。然而，它是足够低的，使得通过为这些串设置高Vbl，SG_sel晶体管可以对于未选定NAND串设置在非导通状态。在编程和验证阶段期间，对于未选定NAND串，Vbl_unsel可保持高达2V(曲线1642)。在验证阶段(t8-t11)期间可以增加Vbl_sel，作为位线充电的感测过程的一部分。
在验证阶段期间，SGD晶体管处于强导电状态以允许对选定存储器单元进行感测。因此，对于选定NAND串，漏极端选择栅极晶体管在预充电阶段和编程阶段期间处于导通状态。Vsg_unsel降低到诸如0V的降低电平，这为未选定子块中的串提供处于非导通状态的SG_unsel晶体管。在验证阶段之后，在t11，Vbl降低到0V，使得SGD晶体管截止并且沟道区具有浮动电压。
该示例示出VWLn在第一步骤中从0V增加至Vpass(中间电平，介于初始电压和峰值电压之间)，然后在第二步骤中从Vpass增加至Vpgm。其他实施方案也是可能的。例如，VWLn可增加到不同于Vpass的中间电平。在另一个示例中，VWLn可在两个以上的步骤中增加至Vpgm。在另一个例子中，VWLn可在单个步骤中从0V增加至Vpgm。然而，通常避免单个步骤，因为这将导致沟道梯度的大的增加和大量注入类型的编程干扰。
图17A描绘了指示在编程操作中何时使用图11A至图13D中的实施例2至实施例4的电荷隔离技术的示例性曲线，其作为Vpgm、编程循环(PL)、WLn位置和温度(Temp.)的函数。如所提及的，当Vpgm更大时，注入类型的编程干扰的风险可增加，因为电子与WLn的控制栅极电压的量值成比例地被吸引到WLn存储器单元的电荷捕获区。在诸如图9A所示的递增步长脉冲编程操作中，Vpgm在初始编程循环之后的每个连续编程循环中增加。因此，与Vpgm和PL数相对较低时的编程操作的开始相比，注入类型的编程干扰的可能性在接近Vpgm和PL编号相对较高时的编程操作的结束时更大。
因此，存储器设备可使用Vpgm的值或与Vpgm的值相关联的编程循环编号(参见图9A)来确定是否使用电荷隔离技术。在一种方法中，当Vpgm低于第一转变Vpgm Vpgm_t1时，或相应地，当PL低于第一转变编程循环编号PL_t1时，不使用电荷隔离技术。当Vpgm处于或高于Vpgm_t1和/或PL处于或高于PL_t1时，使用电荷隔离技术。Vpgm_t1大于初始Vpgm并且小于最大Vpgm Vpgm_max。PL_t1大于初始PL编号(PL＝1)并且小于最大PL PL_max。
此外，当WLn靠近NAND串的源极端时，注入类型的编程干扰的风险降低，因为WLn的源极侧残余电子的数量减少。因此，是否使用电荷隔离技术的决定可以是块中的WLn在块的多条字线中的位置的函数。当WLn低于第一转变WL WL_t1时，不使用电荷隔离技术。当WLn处于或高于WL_t1时，使用电荷隔离技术。WL_t1可以与WL0间隔开块中字线数量的约5％-20％或5％-50％。例如，对于96条字线，WL_t1可与WL0间隔开约5条-20条字线。即，WL_t1可在WL6-WL21的范围内。
另外，注入类型的干扰主要在诸如40C或更低的较低温度下普遍存在。因此，存储器设备可使用由温度感测电路116提供的温度来确定何时实施本文所述的电荷隔离技术。在一种方法中，当温度低于第一转变温度Temp_t1(例如，40C)时使用电荷隔离技术，并且当温度处于或高于Temp_t1时不使用电荷隔离技术。
图17B描绘了指示何时使用图11A至图13D中的实施例2至实施例4的完全电荷隔离技术或图14A至图14D的实施例5的部分电荷隔离技术的示例性曲线，其作为Vpgm、PL、WLn位置和温度的函数。如结合实施例5和图14A至图14D所讨论的，当注入类型的编程干扰的风险为中等时，可以实施部分电荷隔离技术，并且当注入类型的编程干扰的风险为高时，可以实施完全电荷隔离技术。增加的风险可与增加的Vpgm和PL、WL位置(WLn)以及降低的温度相关联。
在一种方法中，当Vpgm
图17C描绘了指示关于何时实现图17A或图17B的电荷隔离技术的调整的示例性曲线，其作为编程-擦除周期的数量的函数。编程干扰可随着存储器单元块的P-E周期数量的增加而增加。这是由于存储器单元的劣化，这使得它们更易于编程。因此，一种方法是基于P-E周期的数量调整图17A和17B中的转变值。在一种方法中，当P-E周期的数量低于P-E_t1的转变水平时，不存在对转变值的调整。当P-E周期的数量处于或高于P-E_t1时，存在对转变值的调整。另一种方法是具有多于一个水平的调整。调整可包括转变Vpgm或PL的降低，或转变温度的增加。
图17D描绘了指示分隔选定字线WLn和隔离字线WLiso的字线的数量的示例性曲线，其作为Vpgm、PL和温度的函数。如所提及的，例如，结合实施例3和图12A至图12D，当Vpgm相对较高时，该分隔可增加，以减小对应的沟道梯度。在一种方法中，当Vpgm
在一个具体实施中，将隔离字线与选定字线分开的字线的数量是编程遍中的编程循环编号的递增函数。
在另一个具体实施中，控制电路被配置为响应于确定选定字线远离NAND串的源极端超过指定数量的字线，施加将隔离字线上的电压从初始电压增加到通过电压的延迟。
图17E描绘了指示WLn的电压增加到Vpgm与WLiso的电压从0V增加到Vpass之间的延迟的示例性曲线，其指示作为Vpgm、PL、WLn位置和温度的函数。调用图16B中的延迟d1。当存在注入类型的编程干扰的更大风险时，更大的延迟是适当的。因此，存储器设备可使用Vpgm的值或编程循环编号来确定延迟的量值。在一种方法中，当Vpgm
在一个具体实施中，控制电路被配置为将延迟的量值设定为温度的递减函数，即，当温度较低时延迟较大。
在另一个具体实施中，编程遍包括多个编程循环，编程电压在多个编程循环的连续编程循环中逐步增大，并且控制电路被配置为在编程遍期间跟踪编程循环编号，并且响应于编程循环编号达到转变编程循环编号，施加隔离字线上的电压从初始电压增加到通过电压的延迟。在另外的选项中，如图17C描绘的，转变编程循环编号可以是该组存储器单元的编程-擦除周期的数量的递减函数，即，当编程-擦除周期的数量较少时，转变编程循环编号较大。
在另一个具体实施中，控制电路被配置为在编程遍期间跟踪编程循环编号，并且将延迟的量值设置为编程遍中的编程循环编号的递增函数，即，当编程循环编号较大时，延迟较大。
在另一个具体实施中，控制电路被配置为将延迟的量值设置为选定字线与NAND串的源极端之间的字线的数量的递增函数。
图17F描绘了指示WLn的电压升高到Vpgm与WLiso的电压从0V升高到Vpass之间的延迟的另一示例性曲线，其作为Vpgm、PL、WLn位置和温度的函数。基于编程干扰风险的三类，例如低、中和高，可决定将延迟d1分别调整为低、中或高。在一种方法中，当Vpgm
图17G描绘了指示要使用的隔离字线的数量的示例性曲线，其作为Vpgm、编程循环(PL)、WLn位置和温度(Temp.)的函数。如结合图13A至图13D所提及的，可以增加隔离字线的数量以提供更强的电荷隔离区。在一种方法中，当注入类型的编程干扰的风险增加时，隔离字线的数量可以增加，例如，从数字N1(例如，一)增加到数字n2(例如，二)。例如，当Vpgm
在另一种方法中，可以例如使用图17B中的转变值将隔离字线的数量设置为三个或更多个水平。
在一个具体实施中，一种装置包括：布置在NAND串中的一组存储器单元，该组存储器单元包括连接到选定字线的存储器单元和连接到未选定字线的存储器单元，未选定字线包括隔离字线，该隔离字线位于选定字线的源极侧上并且通过至少一个其他字线与选定字线分开，并且未选定字线还包括附加的未选定字线；和控制电路。为了在一个编程循环中对选定存储器单元进行编程，控制电路被配置为同时将选定字线和附加的未选定字线上的电压从初始电压增加到通过电压，以及随后将选定字线上的电压从通过电压增加到编程电压并将选定字线上的电压保持在编程电压一时间段，以及在该时间段结束之前以及在由选定字线上的电压从通过电压增加到编程电压所致的延迟之后，将隔离字线上的电压从初始电压增加到通过电压。
在另一个具体实施中，一种方法包括：将块中的未选定字线上的电压从初始电压增加到通过电压；将选定字线上的电压增加到编程电压，并且将选定字线上的电压保持在编程电压一时间段；以及在该时间段结束之前以及在由选定字线上的电压增加到编程电压所致的延迟之后，将隔离字线上的电压从初始电压增加到通过电压，其中隔离字线位于选定字线的源极侧上并且通过至少一个其他字线与选定字线分开。
在另一个具体实施中，一种装置包括：布置在NAND串中的一组存储器单元，NAND串连接到选定字线和未选定字线，未选定字线包括第一隔离字线，该第一隔离字线位于选定字线的源极侧上并且通过至少一个其他字线与选定字线分开，并且未选定字线还包括附加的未选定字线；和控制电路。控制电路被配置为同时将选定字线和附加的未选定字线上的电压从初始电压增加到通过电压，随后将选定字线上的电压从通过电压增加到编程电压并且将选定字线上的电压保持在编程电压一时间段，以及在该时间段结束之前以及在由选定字线上的电压从通过电压增加到编程电压所致的延迟之后，将第一隔离字线上的电压从初始电压增加到通过电压。
已出于例证和描述的目的提出本发明的上述具体实施方式。它并非旨在是穷尽的或将本发明限制为所公开的精确形式。鉴于上述教导内容，许多修改和变型是可能的。选择所描述的实施方案是为了最好地解释本发明的原理及其实际应用，从而使得本领域的其他技术人员能够在各种实施方案中以及适合于预期的特定用途的各种修改中最好地利用本发明。本发明的范围旨在由所附权利要求书限定。
机译： 具有电荷隔离功能的存储设备，可减少程序干扰的注入类型
机译： 带电荷隔离的存储器，可减少程序干扰的注入类型
机译： 具有放电电压脉冲的存储器，以减少程序干扰的注入类型
