集成电路、集成电路布局结构及形成集成电路的方法

摘要

本发明实施例涉及集成电路、集成电路布局结构及形成集成电路的方法。本发明实施例涉及一种集成电路，其包含：衬底，其具有第一区及第二区；第一隔离结构，其放置于所述衬底中且将所述第一区与所述第二区分离；第一装置，其放置于所述第一区中；第二装置，其放置于所述第二区中；及半导体虚设结构，其放置于所述第一隔离结构上。所述第一隔离结构具有第一顶表面及低于所述第一顶表面的第二顶表面。所述半导体虚设结构覆盖所述第一顶表面的部分、所述第二顶表面的部分及所述第一顶表面与所述第二顶表面之间的边界。

说明书

技术领域

本发明实施例涉及集成电路、集成电路布局结构及形成集成电路的方法。

背景技术

在半导体技术中，随着装置归因于装置尺度的不断减小而变得更小，可期望改进晶体管性能。此外，可期望制造在单个集成电路中并入用于低、高及有时中间电压范围应用的晶体管的集成电路(“IC”)半导体装置。例如，可在相同IC上设计及制造用于在相对低电压下操作的逻辑功能的晶体管及用于在相对高电压下操作的高功率应用的晶体管。

在两个不同电压范围中操作的晶体管定位于IC的不同区上，且浅沟槽隔离(STI)的使用是通过在单个衬底内产生电隔离区而允许用于各种类型的晶体管的区集成到IC上的典型方法。

发明内容

本发明实施例涉及一种集成电路，其包括：衬底，其包括第一区及第二区；第一隔离结构，其放置于所述衬底中且将所述第一区与所述第二区分离，其中所述第一隔离结构具有第一顶表面及低于所述第一顶表面的第二顶表面；第一装置，其放置于所述第一区中；第二装置，其放置于所述第二区中；及半导体虚设结构，其放置于所述第一隔离结构上，其中所述半导体虚设结构覆盖所述第一顶表面的部分、所述第二顶表面的部分及所述第一顶表面与所述第二顶表面之间的边界。

本发明实施例涉及一种集成电路布局结构，其包括：衬底，其包括低压(LV)区及高压(HV)区；放置于所述LV区中的LV装置及放置于所述HV区中的HV装置；隔离结构，其放置于所述衬底中且包围所述LV区及所述HV区并将所述LV区与所述HV区分离；及框架状半导体虚设结构，其放置于所述隔离结构上，其中所述框架状半导体虚设结构的部分放置于所述LV区与所述HV区之间，所述框架状半导体虚设结构的宽度小于所述LV区与所述HV区之间的所述隔离结构的部分的宽度，且所述框架状半导体虚设结构的所述宽度大于所述LV装置的宽度及所述HV装置的宽度。

本发明实施例涉及一种用于形成集成电路的方法，其包括接纳具有第一区、第二区及将所述第一区与所述第二区分离的隔离结构的衬底；移除所述衬底的部分及所述隔离结构的部分使得所述第二区凹陷且所述隔离结构获得第一顶表面、低于所述第一顶表面的第二顶表面及介于所述第一顶表面与所述第二顶表面之间的边界；形成所述第一区中的第一装置、所述第二区中的第二装置及所述第一顶表面的部分、所述第二顶表面的部分及所述第一顶表面与所述第二顶表面之间的所述边界上的虚设结构；在所述衬底上方形成电介质结构以覆盖所述第一装置、所述第二装置及所述虚设结构；及移除所述电介质结构的部分、所述第一装置的部分、所述第二装置的部分及所述虚设结构的部分使得所述第一装置的顶表面、所述第二装置的顶表面及所述虚设结构的顶表面彼此对准。

附图说明

当结合附图阅读时从以下详细描述最佳理解本揭露的方面。应注意，根据业界中的标准实践，各种构件未按比例绘制。事实上，为了清楚论述起见，可任意增大或减小各种构件的尺寸。

图1是表示根据本揭露的方面的用于形成集成电路的方法的流程图。

图2A到图2M是说明根据本揭露的方面的用于形成集成电路的方法的阶段的剖面图。

图3是说明根据本揭露的方面的集成电路布局结构的俯视图。

图4是说明根据本揭露的方面的集成电路布局结构的俯视图。

图5是说明根据本揭露的方面的集成电路的剖面图。

具体实施方式

下列揭露内容提供用于实施所提供标的物的不同特征的许多不同实施例或实例。下文描述组件及布置的特定实例以简化本揭露。当然，此类仅为实例且不希望限制。例如，在下列描述中的第一构件形成于第二构件上方或上可包含其中所述第一构件及所述第二构件经形成直接接触的实施例，且还可包含其中额外构件可形成在所述第一构件与所述第二构件之间，使得所述第一构件及所述第二构件可不直接接触的实施例。另外，本揭露可在各种实例中重复元件符号及/或字母。此重复出于简化及清楚的目的，且本身不指示所论述的各项实施例及/或配置之间的关系。

阐释性实施例的此描述希望结合应视为完整写入描述的部分的附图阅读。在本文中揭示的实施例的描述中，对于方向或定向的任何提及仅希望为了方便描述且不希望以任何方式限制本揭露的范围。例如“下”、“上”、“水平”、“垂直”、“上方”、“下方”、“向上”、“向下”、“顶部”及“底部”以及其衍生词(例如，“水平地”、“向下地”、“向上地”等)的相对术语应解释为是指如接着描述或如在论述中的图式中展示的定向。此类相对术语仅是为了方便描述且不需要设备在特定定向上构造或操作。例如“附接”、“贴附”、“连接”及“互连”的术语是指其中结构直接或通过中介结构间接彼此固定或附接的关系，以及可移动或刚性附接或关系两者，除非另外明确描述。再者，通过参考实施例说明本揭露的特征及益处。因此，本揭露不应明确地限于说明可单独或以特征的其它组合存在的特征的某一可能非限制性组合的此类实施例，本揭露的范围应由所附权利要求书定义。

尽管阐述本揭露的广泛范围的数值范围及参数是近似值，但在特定实例中阐释的数值尽可能精确地经报告。然而，任何数值固有地含有不必要地源自在相应测试测量中发现的标准偏差的某些误差。又，如本文中使用，术语“大体上”、“近似”或“约”大体上意味着在可由所属领域的一般技术人员预期的值或范围内。替代地，当由所属领域的一般技术人员考量时，术语“大体上”、“近似”或“约”意味着在平均值的可接受标准误差内。所属领域的一般技术人员可理解，可接受标准误差可根据不同技术变化。除在操作/工作实例中之外，或除非另外明确指定，否则数值范围、量、值及百分比(例如针对材料的量、持续时间、温度、操作条件、量的比率及本文中揭示的其类似者的数值范围、量、值及百分比)的全部应理解为在全部例项中由术语“大体上”、“近似”或“约”修饰。因此，除非相反指示，否则在本揭露及所附权利要求书中阐述的数值参数是可视需要变化的近似值。每一数值参数至少应根据经报告有效数字的数目及通过应用普通舍入技术解释。范围可在本文中表达为从一个端点到另一端点或在两个端点之间。本文中揭示的全部范围包含端点，除非另外指定。

绝缘体上覆硅(SOI)衬底已广泛用于半导体制造操作中。归因于由SOI提供的优点(例如低寄生电容、更低噪声、更少短沟道效应及更好摆动性能)，可使用SOI技术嵌入高压(HV)装置与HV装置及低压(LV)装置集成。

此外，预期高电介质系数金属栅极(HKMG)技术在下一代CMOS装置中扮演重要角色。此技术并入高电介质系数电介质，其减少泄漏且改进电介质常数。为了帮助费米能级钉扎且允许栅极经调整以降低阈值电压，使用金属栅极而非多晶硅栅极。通过组合金属栅极及高电介质系数电介质，HKMG技术减少栅极泄漏，借此增加晶体管电容且允许芯片以降低的功率需要起作用。因此，将HV及LV装置与HKMG集成是实现晶体管的常规按比例缩放以及归因于栅极泄漏的减少而降低所需备用功率的技术。

然而，研究已发现，当将HV装置与HKMG技术集成时，这可引起LV装置与HV装置之间的边界处的高电介质系数电介质残余物。高电介质系数电介质残余物可在后续制造操作期间引起污染。

因此，本揭露提供用于将HV装置及LV装置与HKMG技术集成的边界架构。因此，在一些实施例中，本揭露提供用于将HV装置及LV装置与先高电介质系数及后金属栅极技术集成的边界架构。在一些实施例中，虚设结构(例如虚设多晶硅结构)可放置于容纳HV装置的区与容纳LV装置的区之间的边界上。提供虚设结构以完整地密封在制造操作期间产生的高电介质系数电介质残余物，且因这可缓解高电介质系数残余物污染。

在一些实施例中，本文中使用的高压(HV)装置被称为通常具有大于逻辑装置的操作电压的操作电压的装置，例如集成电路晶粒输入/输出(I/O)装置。例如，HV装置可具有大于近似2.5伏特的操作电压，而逻辑装置可具有小于近似1.2伏特的操作电压。在一些实施例中，具有相对低操作电压的逻辑装置被称为LV装置。然而，操作电压可针对不同应用变化，因此其不限于其中。

图1是表示根据本揭露的方面的用于形成集成电路的方法10的流程图。方法10包含数个操作(101、102、103、104、105、106、107、108、109及110)。将根据一或多个实施例进一步描述方法10。应注意，方法10的操作可在各种方面的范围内重新布置或以其它方式修改。应进一步注意，可在方法10之前、期间及之后提供额外过程，且可在本文中仅简要地描述一些其它过程。因此，其它实施方案在本文中描述的各种方面的范围内可行。

图2A到图2M是说明根据本揭露的方面的用于形成集成电路的方法的阶段的剖面图。在操作101处，接纳或提供具有第一区202a、第二区202b及将第一区202a与第二区202b分离的隔离结构210的衬底200。在一些实施例中，第一区202a可用于容纳LV装置(例如逻辑装置)，而第二区202b可用于容纳HV装置(例如I/O装置)，但本揭露不限于此。在一些实施例中，形成隔离结构210以包围第一区202a及第二区202b，使得隔离结构210的至少部分放置于第一区202a与第二区202b之间，如图2A中展示。因此，第一区202a及第二区202b通过隔离结构210彼此电分离。在一些实施例中，隔离结构210可为浅沟槽隔离(STI)，但本揭露不限于此。

在一些实施例中，结构200可为绝缘体上覆硅(SOI)衬底。如图2A中展示，衬底200可包含半导体块体204、半导体层208及放置于半导体块体204与半导体层208之间的电介质层206。在一些实施例中，半导体层208可包含半导体材料，例如硅、锗、硅锗或其组合，但本揭露不限于此。在一些实施例中，电介质层206可为(例如)埋藏氧化物(BOX)层或氧化硅层，但本揭露不限于此。在一些实施例中，半导体块体204可包含硅，但本揭露不限于此。在其它实施例中，可使用的衬底包含多层衬底、梯度衬底或混合定向衬底。在一些实施例中，半导体层208的厚度及电介质层206的厚度的总和可介于近似200埃与近似50埃之间，但本揭露不限于此。在一些实施例中，形成于SOI衬底上方的装置可称为SOI装置。除保持低阱内及阱间泄漏电流的能力之外，电介质层206还允许用于隔离间隔的较小距离，因此允许增加的堆积密度。SOI装置相对于块状装置的额外优点包含：经降低软误差敏感性、经改进接通特性、经降低泄漏电流及通过消除结突波而改进的可靠性。

在操作102处，移除衬底200的部分使得第二区202b凹陷，且移除隔离结构210的部分使得隔离结构210获得第一顶表面212a、低于第一顶表面212a的第二顶表面212b及介于第一顶表面212a与第二顶表面212b之间的边界。如图2B中展示，在一些实施例中，可在衬底200上方形成图案化掩模211(例如图案化光致抗蚀剂)。可执行合适蚀刻操作以移除第二区202b中的衬底200的部分及通过图案化掩模211暴露的隔离结构210的部分。在一些实施例中，移除第二区202b中的半导体层208的部分及电介质层206的部分，使得半导体块体204暴露。在其它实施例中，移除第二区202b中的半导体层208的部分、电介质层206的部分及半导体块体204的部分。因此，如图2B中展示那样获得凹陷第二区202b'。

此外，移除通过图案化掩模211暴露的隔离结构210的部分，其中隔离结构210的经移除部分的厚度类似于衬底200的经移除部分的厚度。因此，隔离结构210获得第一顶表面212a、第二顶表面212b及介于第一顶表面212a与第二顶表面212b之间的边界。第二顶表面212b低于第一顶表面212a。此外，隔离结构210的第一顶表面212a与第一区202a中的衬底200的顶表面彼此对准，或处于相同层级，而隔离结构210的第二顶表面212b与第二区202b'中的衬底200的顶表面彼此对准，或处于相同层级。如图2B中展示，在隔离结构210的第一顶表面212a与第二顶表面212b之间的边界处形成阶状部高度H。在一些实施例中，阶状部高度H可等于或大于衬底200的经移除部分的厚度。例如，当执行蚀刻操作以移除第二区202b'中的半导体层208的部分及电介质层206的部分时，阶状部高度H等于或大于半导体层208的厚度及电介质层206的厚度的总和，例如介于近似200埃与近似500埃之间，但本揭露不限于此。可接着移除图案化掩模211。

如图2C中展示，在一些实施例中，形成牺牲绝缘层213以完全覆盖衬底200。在形成牺牲绝缘层213之后，可在衬底200中在第二区202b'中形成阱区220。在一些实施例中，可对第二区202b'中的半导体块体204执行植入及退火。因此，获得阱区220。在一些实施例中，牺牲绝缘层213有助于保护第一区202a及隔离结构210中的衬底200且缓解在形成阱区220期间的释气问题。在使用n型HV装置的一些实施例中，阱区220可具有n型掺杂物。在一些实施例中，阱区220可被称为漂移区。在一些实施例中，漂移区介于装置沟道(例如，在待形成的栅极结构下方)与待形成的漏极区之间。漂移区经配置以提供高装置击穿电压及免于热载子注射(HCI)的保护。

参考图2D，在形成阱区220之后，形成主体区222。主体区222可放置于阱区220中。在使用n型HV装置的实施例中，主体区222可具有与阱区220的掺杂物类型相反的p型掺杂物。在一些实施例中，主体接触区(未展示)可形成于主体区222中。主体接触区可具有与主体区222相同的掺杂物类型。主体接触区可为主体区222提供电连接。应理解，图2D中展示的阱区220及主体区222(及主体接触区)的位置仅是示范性，且所属领域的技术人员可修改其以实现所要HV装置。

仍参考图2D，在形成主体区222之后，在衬底200中在第一区202a中形成阱区224。在一些实施例中，阱区224形成于第一区202a中的半导体层208中。在其它实施例中，阱区224形成于半导体层208及半导体块体204两者中。另外，取决于待形成的LV装置的类型，阱区224可包含n型或p型掺杂物。在一些实施例中，执行阱植入，且随后移除牺牲绝缘层213。在移除牺牲绝缘层213之前，执行退火。最后，获得LV装置的阱区224。

在操作103处，在衬底200上方形成高电介质系数栅极电介质层228。在一些实施例中，在形成高电介质系数栅极电介质层228之前，可在衬底200上形成界面层(IL)226。IL226的一个实例是薄氧化硅层。在一些实施例中，薄氧化硅层可通过热氧化形成。在其它实施例中，薄氧化硅层可通过原子层沉积(ALD)形成。当利用热氧化以形成IL 226时，IL 226仅形成于半导体材料的顶表面上。因此，IL 226形成于第一区202a中的半导体层208上及第二区202b'中的半导体块体204上，而隔离结构210无IL 226，如图2E中展示。换句话说，IL226形成于第一区202a中的阱区224上及第二区202b'中的漂移区220及主体区222上。已观察，IL 226可提供对于一些高电介质系数电介质栅极堆叠集成问题(例如HK的载子捕获及载子迁移率降低)的补救。IL 226作为扩散阻障以防止HK电介质材料与衬底200之间的非所要界面反应也可为重要的。

仍参考图2E，高电介质系数栅极电介质层228可通过ALD、化学气相沉积(CVD)、金属有机CVD(MOCVD)、物理气相沉积(PVD)、热氧化、其组合或其它合适技术形成于IL 226上。在一些实施例中，高电介质系数栅极电介质层228可包含二元或三元高电介质系数膜，例如HfO

在操作104处，在高电介质系数栅极电介质层228上形成半导体层230。在一些实施例中，半导体层230可为通过沉积技术放置于高电介质系数栅极电介质层228上方的多晶硅层。在其它实施例中，半导体层230可为非晶硅层。

在操作105处，图案化半导体层230及高电介质系数栅极电介质层228以形成第一区202a中的第一牺牲栅极232a、第二区202b'中的第二牺牲栅极232b及隔离结构210上的虚设结构232c。如图2F中展示，在半导体层230上方形成图案化硬掩模231以界定牺牲栅极的位置及尺寸，且执行蚀刻操作以移除半导体层230及高电介质系数栅极电介质层228的部分。因此，第一牺牲栅极232a形成于第一区202a中，第二牺牲栅极232b形成于第二区202b'中，且获得虚设结构232c。此外，虚设结构232c覆盖隔离结构210的第一顶表面212a的部分、隔离结构210的第二顶表面212b的部分及第一顶表面212a与第二顶表面212b之间的边界，如图2F中展示。在一些实施例中，第一牺牲栅极232a、第二牺牲栅极232b及虚设结构232c的厚度类似。

在一些比较实施例中，移除隔离结构210上方的半导体层230及高电介质系数栅极电介质层228。然而，应发现，归因于阶状部高度H，可不完全移除第一顶表面212a与第二顶表面212b之间的边界处的高电介质系数材料。此外，高电介质系数残余物可引起后续制造操作中的污染问题。在一些比较实施例中，可过蚀刻高电介质系数栅极电介质层以便从边界移除高电介质系数材料。然而，应发现，牺牲栅极下方的高电介质系数栅极电介质层经受损害且出现可靠性问题。与所述比较实施例相比，虚设结构232c形成于第一顶表面212a及第二顶表面212b的边界上方，且因此高电介质系数材料(即，高电介质系数栅极电介质层228)完全由虚设结构232c的半导体层230覆盖。

此外，虚设结构232c的宽度大于集成电路的最小临界尺寸的近似2倍。应理解，临界尺寸(或设计规则限制)定义在装置的制造中允许的线的最小宽度或两个线之间的最小空间。应注意，如果虚设结构232c的宽度小于集成电路的最小临界尺寸的2倍，那么当虚设结构232c归因于工艺变化(例如错位)而从边界偏移时，高电介质系数材料可留在第一顶表面212a与第二顶表面212b之间的边界上方。因此，非所要高电介质系数残余物问题发生。

参考图2G，在一些实施例中，在第一牺牲栅极232a、第二牺牲栅极232b及虚设结构232c中的每一者的侧壁上方形成间隔件234。如图2F中展示，间隔件234覆盖第一牺牲栅极232a及第二牺牲栅极232b的图案化硬掩模231、半导体层230、高电介质系数栅极电介质层228及IL 226的侧壁。间隔件234还覆盖虚设结构232c的图案化硬掩模231、半导体层230及高电介质系数栅极电介质层228的侧壁。因此，第一顶表面212a与第二顶表面212b之间的边界上方的高电介质系数栅极电介质层228可完全围封于虚设结构232c的半导体层230及间隔件234内，如图2G中展示。在一些实施例中，间隔件234可为多层结构。例如，间隔件234可为氧化物-氮化物(ON)结构，其包含与IL 226接触的氮化硅密封层234a、高电介质系数栅极电介质层228、半导体层230及覆盖氮化硅密封层234a的氧化硅层234b，但本揭露不限于此。

仍参考图2G，在形成间隔件234之后，在衬底200中形成掺杂区236a及236b。掺杂区236a及236b分别用作源极区及漏极区。在一些实施例中，在第一区202a中，掺杂区236a及236b分别在第一牺牲栅极232a的两侧处形成于衬底中。在一些实施例中，在第二区202b中，掺杂区236a及236b分别形成于主体区222及漂移区220中。例如，如图2G中展示，掺杂区236a形成于主体区222中而掺杂区236b形成于漂移区220中且通过漂移区220与虚设结构232b分离。因此，在操作106处，在第一区202a中形成第一装置240a，在第二区202b'中形成第二装置240b且在隔离结构210上形成虚设结构240c。如图2G中展示，虚设结构240c覆盖第一顶表面212a的部分、第二顶表面212b的部分及第一顶表面212a与第二顶表面212b之间的边界。此后，可形成保护层237(例如电阻保护氧化物(RPO)层)以覆盖第二装置240b的部分、掺杂区236b的部分及漂移区220的部分。随后，在经暴露掺杂区236a及236b上方形成硅化物层238，如图2G中展示。在一些实施例中，在形成硅化物层238之后，移除图案化硬掩模231。

在操作107处，在衬底200上方形成电介质结构以覆盖第一装置240a、第二装置240b及虚设结构240c。在一些实施例中，电介质结构可包含接触件蚀刻停止层(CESL)242及层间电介质(ILD)244，如图2H中展示。在一些实施例中，CESL 242可包含选自氮化硅、碳化硅或其它电介质材料的材料。在一些实施例中，ILD 244可经毯覆式形成到足以形成高于第一装置240a、第二装置240b及虚设结构240c的顶表面的顶表面的厚度。ILD 244可由氧化物使用(例如)可流动化学气相沉积(FCVD)形成。ILD 244还可为使用旋涂形成的旋涂玻璃。在一些实施例中，ILD 244可包含磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、四乙基正硅酸盐(TEOS)氧化物、TiN、SiOC或其它低电介质系数无孔电介质材料。

在操作108处，移除电介质结构的部分、第一装置240a的部分、第二装置240b的部分及虚设结构240c的部分。如图2I中展示，在一些实施例中，执行平坦化(例如化学机械抛光(CMP)操作)以移除电介质结构的部分，即，ILD 244的部分及CESL 242的部分。还执行CMP以移除第一装置240a的第一牺牲栅极232a的部分及间隔件234的部分、第二装置240b的第二牺牲栅极232b的部分及间隔件234的部分以及虚设结构240c的半导体层230的部分及间隔件234的部分。因此，第一装置240a的顶表面、第二装置240b的顶表面及虚设结构240c的顶表面彼此对准，或处于相同层级，如图2I中展示。

参考图2J，在一些实施例中，在虚设结构240c上方形成电介质层245，但第一区202a中的第一装置240a及第二区202b'中的第二装置240b通过电介质层245暴露。电介质层245用作用于在后续操作期间提供保护的保护层。在一些实施例中，电介质层245可包含类似于ILD 244的材料，但本揭露不限于此。电介质层245的厚度应足够大以耐受后续操作。

在操作109处，移除第一牺牲栅极232a及第二牺牲栅极232b。如图2K中展示，移除第一牺牲栅极232a(即，半导体层230)以在第一区202a中形成第一栅极沟槽246a，且高电介质系数栅极电介质层228通过第一栅极沟槽246a的底部暴露。移除第二牺牲栅极232b(即，半导体层230)以在第二区202b'中形成第二栅极沟槽246b，且高电介质系数栅极电介质层228通过第二栅极沟槽246b的底部暴露。与经移除的第一区202a及第二区202b'中的半导体层230的部分相比，隔离结构210上方(即，第一顶表面212a的部分、第二顶表面212b的部分及第一顶表面212a与第二顶表面212b之间的边界上方)的半导体层230由电介质层245保护。

在操作110处，在第一栅极沟槽246a中形成第一金属栅极248a且在第二栅极沟槽246b中形成第二金属栅极248b，如图2L中展示。在一些实施例中，第一金属栅极248a及/或第二金属栅极248b可包含至少势垒金属层、功函数金属层及间隙填充金属层。势垒金属层可包含例如(但不限于)TiN。功函数金属层可包含TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层或此类材料的两者或两者以上的多层，但不限于此。针对n沟道FET，使用TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi及TaSi中的一或多者作为功函数金属层，且针对p沟道FET，使用TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co中的一或多者作为功函数金属层。在一些实施例中，间隙填充金属层可包含导电材料，例如Al、Cu、AlCu或W，但不限于上文提及的材料。在一些实施例中，执行例如CMP的另一平坦化以移除多余金属材料及电介质层245。因此，第一金属栅极248a的顶表面、金属栅极248b的顶表面、虚设结构240c的顶表面及电介质结构(包含CESL 242及ILD 244)的顶表面彼此对准，或处于相同层级。然而，第二金属栅极248b的厚度大于第一金属栅极248a的厚度。此外，虚设结构240c可包含彼此耦合的第一部分241-1及第二部分241-2。第一部分242-1的厚度类似于第一金属栅极248a的厚度且第二部分241-2的厚度类似于第二金属栅极248b的厚度，如图2L中展示。

参考图2M，在一些实施例中，可在衬底200上方形成另一ILD 250，且可在ILD 250及ILD 244中形成接触结构252。此外，接触结构252可穿透ILD 250及244，使得接触结构252耦合到掺杂区236a及236b以在第一装置240a及第二装置240b与其它装置之间提供电连接。

因此，提供集成电路20。请参考图3、图4及图2M，其中图3及图4是说明根据本揭露的方面的集成电路布局结构的俯视图，且图2M是沿着图3及图4的线A-A'、B-B'及C-C'获取的剖面图。集成电路20包含衬底200，其中衬底200可为包含半导体块体204、半导体层208及介于半导体块体204与半导体层208之间的电介质层206。在衬底200中界定第一区202a及第二区202b'。在一些实施例中，第二区202b'是凹陷区，使得第二区202b'中的衬底200的顶表面低于第一区202a中的衬底200的顶表面。在一些实施例中，第一区202a可用于容纳LV装置而第二区202b'可用于容纳HV装置，且因此，第一区202a可称为LV区且第二区202b'可称为HV区。

此外，衬底200包含放置于衬底200中且将第一区202a与第二区202b'分离的隔离结构210。如图2M中展示，隔离结构210具有第一顶表面212a及低于第一顶表面212a的第二顶表面212b。如上文提及，隔离结构210的第一顶表面212a及第一区202a中的衬底200的顶表面彼此对准或处于相同层级，而隔离结构210的第二顶表面212b及第二区202b'中的衬底200的顶表面彼此对准或处于相同层级。如图2B中展示，阶状部高度H形成于隔离结构210的第一顶表面212a与第二顶表面212b之间的边界处，且阶状部高度H还形成于衬底200的第一区202a与第二区202b'之间。在一些实施例中，阶状部高度H等于或大于半导体层208的厚度及电介质层206的厚度的总和，但本揭露不限于此。

集成电路20包含在第一区202a中的第一装置240a及第二区202b'中的第二装置240b。在一些实施例中，第一装置240a可为LV装置而第二装置240b可为HV装置，但本揭露不限于此。此外，集成电路20包含放置于隔离结构210上的半导体虚设结构240c。如图2M中展示，半导体虚设结构240c覆盖第一顶表面212a的部分、第二顶表面212b的部分及第一顶表面212a与第二顶表面212b之间的边界。在一些实施例中，半导体虚设结构240c是框架状结构。在一些实施例中，框架状半导体虚设结构240c包围第一区202a，如图3中展示。在其它实施例中，框架状半导体虚设结构240c包围第二区202b'，如图4中展示。框架状半导体虚设结构240c的部分放置于第一区202a与第二区202b'之间，如图3、图4及图2M中展示。框架状半导体虚设结构240c的宽度小于第一区202a与第二区202b'之间的隔离结构210的部分的宽度，如图3及图4中展示。此外，框架状半导体虚设结构240c的宽度大于第一装置240a的宽度及第二装置240b的宽度，如图2M中展示。

仍参考图3及图4，在一些实施例中，集成电路20进一步包含放置于衬底100中的框架状掺杂区214。如图3及图4中展示，框架状掺杂区214可包围第二区202b'且用作第二区202b'中的HV装置的防护环。在一些实施例中，虽然未展示，但掺杂区214通过另一隔离结构与第二区202b'分离。在一些实施例中，框架状半导体虚设结构240c放置于隔离结构210上且包围第一区202a。此外，框架状半导体虚设结构240c与掺杂区214偏移，如图3中展示。在其它实施例中，框架状半导体虚设结构240c放置于隔离结构210上但包围第二区202b'及掺杂区214两者。此外，框架状半导体虚设结构240c从掺杂区214偏移，如图4中展示。

再次参考图2M，在一些实施例中，第一装置240a包含第一金属栅极248a、在第一金属栅极248a下方的高电介质系数栅极电介质层228、在高电介质系数栅极电介质层228下方的IL 226及掺杂区236a及236b。第二装置240b包含第二金属栅极248b、在第二金属栅极248b下方的高电介质系数栅极电介质层228、在高电介质系数栅极电介质层228下方的IL226及掺杂区236a及236b。与第一装置240a及第二装置240b相比，半导体虚设结构240c包含半导体层230及在半导体层230下方的高电介质系数栅极电介质层228。第一装置240a进一步包含放置于第一金属栅极248a、高电介质系数栅极电介质层228及IL 226的侧壁上方的间隔件234。第二装置240b进一步包含放置于第二金属栅极248b、高电介质系数栅极电介质层228及IL 226的侧壁上方的间隔件234。半导体虚设结构240c进一步包含放置于半导体层230及高电介质系数栅极电介质层228的侧壁上方的间隔件234。因此，半导体虚设结构240c的高电介质系数栅极电介质层228完全围封于半导体层230及间隔件234内，如图2M中展示。

第二装置240b的厚度大于第一装置240a的厚度。半导体虚设结构240c包含彼此耦合的第一部分241-1及第二部分241-2，第一部分241-1的厚度类似于第一区202a中的第一装置240a的厚度，且第二部分241-2的厚度类似于第二区202b'中的第二装置240b的厚度。由于第二装置240b的厚度大于第一装置240a的厚度，因此半导体虚设结构240c的第二部分241-2的厚度大于半导体虚设结构240c的第一部分241-1的厚度。因此，第一装置240a、半导体虚设结构240c及第二装置240b的顶表面彼此对准，或处于相同层级。

在一些实施例中，第二装置240b的宽度大于第一装置240a的宽度，且半导体虚设结构240c的宽度大于第一装置240a及第二装置240b两者的宽度。在一些实施例中，半导体虚设结构240c的宽度大于集成电路的最小临界尺寸(CD)的2倍。如上文提及，临界尺寸(或设计规则限制)定义在装置的制造中允许的线的最小宽度或两个线之间的最小空间。如上文提及，如果半导体虚设结构240c(即，半导体层230)的宽度小于集成电路20的最小阈值尺寸的2倍，那么当半导体虚设结构240c归因于工艺变化(例如错位)而从边界偏移时，高电介质系数材料可留在第一顶表面212a与第二顶表面212b之间的边界上方。因此，非所要高电介质系数残余物问题发生。

请参考图5，其是说明根据本揭露的方面的集成电路的剖面图。应注意，图2M及图5中的相同元件由相同数字指示，且为了简洁起见在图5的描述中省略图2M及图5中展示的相同元件的细节。在一些实施例中，集成电路20包含放置于第二区202b'中的另一隔离结构216。隔离结构216可为STI或场氧化物(FOX)。如图5中展示，第二金属栅极248b的部分及高电介质系数栅极电介质层228的部分覆盖隔离结构216的部分。

因此，本揭露提供用于将HV SOI装置及LV SOI装置与HKMG技术集成的边界架构。因此，在一些实施例中，本揭露提供用于将HV SOI装置及LV SOI装置与先高电介质系数及后栅极技术集成的边界架构。在一些实施例中，虚设结构(例如半导体虚设结构)放置于用于容纳HV装置及LV装置的区之间的边界上。提供半导体虚设结构以完全密封可在制造操作期间产生的高电介质系数电介质材料，且因这可缓解高电介质系数残余物污染。此外，用于形成半导体虚设结构的方法可与用于SOI技术、HKMG技术及HV-LV集成的制造操作兼容且可容易地集成于用于SOI技术、HKMG技术及HV-LV集成的制造操作中。

根据本发明的一个实施例，提供一种集成电路。所述集成电路包含：衬底，其具有第一区及第二区；第一隔离结构，其放置于所述衬底中且将所述第一区与所述第二区分离；第一装置，其放置于所述第一区中；第二装置，其放置于所述第二区中；及半导体虚设结构，其放置于所述第一隔离结构上。所述第一隔离结构具有第一顶表面及低于所述第一顶表面的第二顶表面。在一些实施例中，所述半导体虚设结构覆盖所述第一顶表面的部分、所述第二顶表面的部分及所述第一顶表面与所述第二顶表面之间的边界。

根据本发明的一个实施例，提供一种集成电路布局结构。所述集成电路布局结构包含：衬底，其具有低压(LV)区及高压(HV)区；放置于所述LV区中的LV装置及放置于所述HV区中的HV装置；隔离结构，其放置于所述衬底中且将所述LV区与所述HV区分离；及框架状半导体虚设结构，其放置于所述隔离结构上。在一些实施例中，所述框架状半导体虚设结构的部分放置于所述LV区与所述HV区之间。在一些实施例中，所述框架状半导体虚设结构的宽度小于所述LV区与所述HV区之间的所述隔离结构的部分的宽度。在一些实施例中，所述框架状半导体虚设结构的所述宽度大于所述LV装置的宽度及所述HV装置的宽度。

根据本发明的一个实施例，提供一种用于形成集成电路的方法。所述方法包含以下操作。接纳具有第一区、第二区及将所述第一区与所述第二区分离的隔离结构的衬底。移除所述衬底的部分使得所述第二区凹陷，且移除所述隔离结构的部分使得所述隔离结构获得第一顶表面、低于所述第一顶表面的第二顶表面及介于所述第一顶表面与所述第二顶表面之间的边界。在所述第一区中形成第一装置，在所述第二区中形成第二装置及在所述第一顶表面的部分、所述第二顶表面的部分及所述第一顶表面与所述第二顶表面之间的所述边界上方形成虚设结构。在所述衬底上方形成电介质结构以覆盖所述第一装置、所述第二装置及所述虚设结构。移除所述电介质结构的部分、所述第一装置的部分、所述第二装置的部分及所述虚设结构的部分使得所述第一装置的顶表面、所述第二装置的顶表面及所述虚设结构的顶表面彼此对准。

上文概述若干实施例的特征，使得所属领域的技术人员可更好理解本揭露的方面。所属领域的技术人员应了解，其可容易使用本揭露作为用于设计或修改用于实行相同目的及/或实现本文中介绍的实施例的相同优点的其它过程及结构的基础。所属领域的技术人员还应意识到此类等效构造不脱离本揭露的精神及范围且其可在本文中做出各种改变、替代及更改而不脱离本揭露的精神及范围。

10:方法

20:集成电路

101:操作

102:操作

103:操作

104:操作

105:操作

106:操作

107:操作

108:操作

109:操作

110:操作

200:衬底

202a:第一区

202b:第二区

202b':凹陷第二区

204:半导体块体

206:电介质层

208:半导体层

210:隔离结构

211:图案化掩模

212a:第一顶表面

212b:第二顶表面

213:牺牲绝缘层

214:框架状掺杂区

220:阱区

222:主体区

224:阱区

226:界面层(IL)

228:高电介质系数栅极电介质层

230:半导体层

231:图案化硬掩模

232a:第一牺牲栅极

232b:第二牺牲栅极

232c:虚设结构

234:间隔件

234a:氮化硅密封层

234b:氧化硅层

236a:掺杂区

236b:掺杂区

237:保护层

238:硅化物层

240a:第一装置

240b:第二装置

240c:虚设结构

241-1:第一部分

241-2:第二部分

242:接触件蚀刻停止层(CESL)

244:层间电介质(ILD)

245:电介质层

246a:第一栅极沟槽

246b:第二栅极沟槽

248a:第一金属栅极

248b:第二金属栅极

250:层间电介质(ILD)

252:接触结构

H:阶状部高度