高压DMOS晶体管

摘要

提供横向n沟道LDMOS晶体管的改进结构以避免在晶体管工作期间发生的栅极‑氧化物破裂。LDMOS晶体管包括电介质隔离结构，该电介质隔离结构将包括寄生NPN晶体管的区域与由于弱影响电离而产生空穴电流的区域(即LDMOS晶体管的扩展漏极区域)物理隔离。根据本公开的实施方案，这可以使用两个区域之间的垂直沟槽来实现。还提出进一步的实施方案以使得减小寄生NPN晶体管的增益和减小背栅电阻，以便进一步提高LDMOS晶体管的鲁棒性。

说明书

技术领域

本公开涉及一种具有改进的结构以在其操作期间改善晶体管的鲁棒性的n沟道LDMOS晶体管。特别地，本发明涉及一种具有改进的结构以在晶体管的操作期间完全避免或至少减少栅极氧化物破裂发生的n沟道LDMOS晶体管。

背景技术

高压集成电路或HVIC主要用于电源转换应用中。横向双扩散MOS晶体管或LDMOS是HVIC的常见组件。发明人已经认识到，在装置工作时，n沟道LDMOS装置中可发生栅极-氧化物破裂，并可导致装置的最终故障。这种类型的破裂不同于栅极氧化物破裂，后者是制造缺陷，因为前者发生在装置工作期间。因此，需要一种改进的、鲁棒性的装置结构来解决在n沟道LDMOS装置的操作期间栅极氧化物破裂的问题。

发明内容

提供横向n沟道LDMOS晶体管的改进结构以避免在晶体管工作期间发生的栅极-氧化物破裂。LDMOS晶体管包括电介质隔离结构，该电介质隔离结构将包括寄生NPN晶体管的区域与由于弱影响电离而产生空穴电流的区域(即LDMOS晶体管的扩展漏极区域)物理隔离。根据本公开的实施方案，这可以使用两个区域之间的垂直沟槽来实现。还提出进一步的实施方案以使得减小寄生NPN晶体管的增益和减小背栅电阻，以便进一步提高LDMOS晶体管的鲁棒性。

根据本公开的第一方面，提供LDMOS晶体管，包括：漏极；栅极；源极；和背栅；其中所述LDMOS晶体管还包括隔离结构，所述隔离结构被配置为将包括所述LDMOS晶体管的漏极的第一区域与第二区域物理隔离，所述第二区域在使用中具有寄生双极结型晶体管。

根据本公开的第二方面，提供横向n沟道LDMOS晶体管，包括：漏极；栅极；源极；和背栅；其中所述LDMOS晶体管还包括：在所述漏极和所述栅极之间横向延伸的场氧化物区域；在所述场氧化物区域的边缘和所述源极之间横向延伸的栅极氧化物区域；p掺杂区域，被配置为在使用中减小寄生双极晶体管的增益，所述p-掺杂区域嵌入在所述源极和所述背栅下方的p阱区域中，其中所述p掺杂区域包括：掩埋的p掺杂层，与所述源极和所述背栅通过所述p阱区域的剩余部分隔离，并且其中所述掩埋的p掺杂层的边缘被配置为与在所述场氧化物区域和所述栅极氧化物区域之间的过渡附近的栅极的边缘对齐。

根据本公开的第三方面，提供横向n沟道LDMOS晶体管，包括：第一区域，被配置为在使用中用作虚拟JFET；第二区域，被配置为在使用中用作虚拟MOSFET，其中所述第一区域在使用过程中由于弱冲击电离产生第一电流，其中所述第二区域在使用过程中由于所述第二区域中的寄生NPN晶体管产生第二电流，并且其中所述第一区域被配置为与所述第二区域隔离，使得所述第一电流与所述第二电流不成比例。

附图说明

图1A是通过n沟道LDMOS装置的截面图。

图1B是在图1A的装置的操作期间发生的栅极氧化物破裂机制的示例。

图2示出了图1A的装置的不同区域的示例掺杂浓度分布。

图3A是当寄生NPN双极晶体管截止时LDMOS装置的参考电路示意图。

图3B是用于激活寄生NPN双极晶体管的LDMOS装置的电路示意图。

图3C(i)是LDMOS装置的横截面，示出了在LDMOS装置的瞬态模式操作期间作为反向栅极电流源的PNP晶体管的概念。

图3C(ii)是图3C(i)所示概念的电路图。

图4A是根据本公开的第一实施例的通过n沟道LDMOS装置的截面图。

图4B示出了图4A的LDMOS装置中的电连接。

图5A是根据本公开的另一实施例的通过n沟道LDMOS装置的截面图。

图5B示出了图5的装置的不同区域的示例掺杂浓度分布；

图6是根据本公开的另一实施例的通过n沟道LDMOS装置的截面图。

具体实施方式

本公开涉及一种具有改进结构的n沟道LDMOS晶体管，以在其操作期间提高晶体管的鲁棒性。特别地，本发明涉及具有修改的结构以完全避免或至少减少在晶体管的操作期间栅极氧化物破裂的发生的n沟道LDMOS晶体管。可以通过修改LDMOS装置中各个结构的尺寸和/或对齐来减少栅极氧化物破裂的发生。然而，发明人已经发现，从设计和制造的角度来看，这种解决方案是非常限制性的。发明人已经认识到，栅极氧化物破裂的发生与在LDMOS晶体管的工作瞬态模式下寄生NPN双极晶体管的激活有关。特别地，发明人已经认识到，在瞬态模式中，由于弱电离作用，空穴电流密度与来自寄生NPN双极晶体管的电流成正比，正是这种空穴电流在高电场下在栅极氧化物上穿隧，导致该氧化物破裂。更重要的是，发明人已经认识到，在LDMOS装置的瞬态操作模式期间(例如，在毛刺期间)，由于弱电离作用引起的空穴电流可以理解为由PNP晶体管的发射极发射。可以理解该PNP双极结型晶体管与寄生NPN双极结型晶体管一起工作，以产生与寄生NPN双极结型晶体管产生的电流I

为了避免或至少减少在瞬态模式下栅极氧化物的破裂，发明人已经修改了LDMOS晶体管的结构，使得防止了上述机制，或者至少减少了其发生的可能性。

可以修改LDMOS晶体管的结构，以降低寄生NPN双极结型晶体管的增益，该增益在LDMOS晶体管工作于瞬态模式时会被激活，例如由于电源中的尖峰或毛刺。通过在LDMOS晶体管的源极和背栅极下方的p阱区域中提供掩埋的p掺杂区域，来公开一种这样的结构。掩埋的p掺杂区具有将掺杂剂添加到寄生NPN双极晶体管的基极的作用，从而减小了寄生NPN双极晶体管的增益。如上所述，掩埋的p区的结合还有助于减小背栅电阻，从而降低了瞬态模式下寄生NPN双极晶体管被激活的可能性。

在另一个实施例中，高掺杂的p型区域被直接放置在源极和背栅的下面，使得它与源极的n掺杂区域和背栅的p掺杂区域形成结。对LDMOS结构的这种修改还具有减小寄生NPN双极晶体管的增益以及减小背栅电阻的效果，从而减小了在瞬态模式下激活寄生双极晶体管的可能性。

然而，最重要的是，发明人已经设计出一种变型，以通过将包括寄生NPN晶体管的区域与产生空穴电流的区域，即LDMOS晶体管的扩展漏极区域物理隔离，来避免栅极氧化物的破裂。根据本公开的实施例，这可以使用两个区域之间的垂直沟槽来实现。该实施例具有额外的优点，即第二区域不需要与第一区域相邻，并且可以被放置在实现LDMOS装置的芯片上的期望位置，从而在芯片设计中具有更大的自由度，尤其是在优化给定芯片面积的使用时。

如本文所使用的，术语“在...上方”、“在...下方”、“在...的侧面”等等指的是如在附图中阐述的组件或区域，并且不旨在限制真实世界的设备。

图1A示出了在氧化硅基板101上的n沟道LDMOS装置100的截面。二氧化硅101b的介电层(掩埋的氧化物或BOX层)覆盖在体硅支撑晶片101a上。在图1A中为p掺杂区域或p基板的掺杂硅区域102覆盖在掩埋氧化物层101b上。p基板可以是多层基板，其包括直接在掩埋氧化物101b上方的掩埋p掺杂硅层102a和直接在掩埋p掺杂硅层上方的p掺杂外延生长的硅层102b。LDMOS装置还包括嵌入在p基板的一部分中的n掺杂区或n阱103。该装置还包括也嵌入在p基板中的p掺杂区域或p阱104，其中，p阱在横向上邻近于n阱。如将在后面的部分中解释的，n阱103形成n沟道LDMOS装置的扩展的漏极漂移区。n阱区103可以是包括在p基板中的掩埋的n掺杂区103a和在掩埋的n掺杂区上方的n掺杂区103b的多层区域。图2示出了图1A的装置的不同区域的示例掺杂浓度分布。

装置还包括在装置的至少一侧上的电介质沟槽108，其中电介质沟槽108与装置的体硅区域隔离。在图1A中，该装置包括靠近p阱104的电介质沟槽108。

装置包括栅极105、背栅106、源极107和漏极108。

如图1A所示，源极107和漏极108在栅极105的横向相对侧上。背栅106在横向上与源极107相邻。源极107包括嵌入p阱104的顶表面中的n掺杂区107a，其中n型掺杂区域107a具有比n型阱103更高的总掺杂剂浓度。背栅106包括嵌入p阱的顶表面并在横向上与n掺杂区107a相邻的p掺杂区106a，其中p掺杂区106a具有比p阱104更高的总掺杂剂浓度。漏极108包括嵌入在n掺杂区的顶表面中的n掺杂区108a。n型掺杂区108a具有比n型阱103高的总掺杂剂浓度。漏极108包括嵌入到n阱103的顶表面中的n掺杂区域108a。n掺杂区域108a具有比n阱103更高的总掺杂剂浓度。

该装置还包括在顶表面上的介电区110。使用金属通孔107b、108b分别形成到源极107的电接触和到漏极108的电接触，金属通孔107b、108b延伸穿过介电层中的孔以分别接触漏极108的源极107和108a的区域107a。介电区，优选为氧化物层，包括LOCOS氧化物区110a、110b和栅极氧化物区110c。

栅极105包括在n阱103的一部分和p阱104的一部分上延伸的多晶硅栅极层105a，多晶硅层105a通过LOCOS氧化物110a和栅极氧化物110c与n阱和p阱分离。

图1A还示出了包括预定长度的第一场板112a的再冲浪结构，该第一场板112a嵌入在介电区域110中，并且电连接至金属，金属通过该金属延伸穿过介电区域110以接触栅极多晶硅层110。再冲浪结构还包括在介电区域110的表面上具有预定长度的第二场板112b。第二场板112b位于第一场板112a上方，并且通过延伸穿过介电区域110的金属通孔连接到第一场板112a。图1A中的第一场板112a还用作栅极触点。

图1A示出了LOCOS场氧化物区域110a具有预定的横向距离，该横向距离在漏极之间朝着栅极延伸。LOCOS场氧化物区110a具有预定深度，该深度垂直地延伸穿过装置的顶表面进入n阱103。栅极氧化物110c在装置的表面上方在LOCOS场氧化物区域110a的一端(鸟嘴)和源极107的n掺杂区域107a之间横向延伸。与场氧化物区相比，栅氧化物区更薄。栅极氧化物110c的厚度可以比LOCOS场氧化物110a的厚度小至少两个数量级。例如，栅极氧化物区域可以具有至少15nm的厚度，而LOCOS场氧化物可以具有至少400nm的厚度。

在实际应用中，如图1A所示，源极端子107b与背栅极端子106b电短路，并且两个端子保持在相同的电位，以避免激活寄生NPN双极结型晶体管。

如图1A所示，在栅极处施加电势导致在源极107和漏极108之间形成导电反型层或沟道114。装置的漏极108相对于源极107的随后偏置允许多数载流子或电子从源极107经由导电沟道114移动到漏极108。图1A还显示了耗尽区，该耗尽区延伸到沟道区并且还穿过轻掺杂的扩展漂移区，从而稀释了内部电场，从而实现高压操作。

耗尽区会产生一个内部电场，该电场低于引发碰撞电离链反应(定义装置的击穿电压V

栅氧化物的破裂取决于上述空穴电流的密度和跨栅氧化物110c的电场强度。如图1B所示，由于跨栅氧化物的电场，在LDMOS装置的瞬态模式操作过程中，由于背栅电流隧穿了栅氧化物，导致了栅氧化物破裂。

在LDMOS装置的实际应用中，源极端子107b到背栅端子106b的短路阻止了寄生NPN双极结晶体管113的激活。然而，尽管连接短路，但是由于以下原因，寄生NPN晶体管可以被激活：由于电源电压尖峰而引起的故障(例如电压过冲)。在LDMOS装置的这种瞬态工作模式期间，观察到由弱影响电离引起的空穴电流与注入到漏极的电子数量成正比。

本发明人能够使用如图3A和3B所示的测试电路300在LDMOS装置的瞬态模式操作期间再现栅极氧化物的破裂，以对LDMOS装置建模。测试电路300包括耦合到NPN双极结型晶体管302的n沟道LDMOS晶体管301，其中晶体管302代表寄生NPN晶体管，如上所述，其可以在n沟道LDMOS的操作期间被激活。测试电路300还包括用于建模背栅电容的电容器303和用于建模背栅电阻的电阻器304。图3A示出了测试电路300，其中寄生NPN晶体管处于“关闭”模式，即未激活。图3B显示了寄生NPN处于“导通”模式的测试电路300，也就是说，图3B模拟了n沟道LDMOS，其中寄生NPN晶体管在装置工作期间被激活。

使用测试电路300，发明人激活了寄生NPN双极晶体管302，并且观察到空穴密度显着增加，与参考电路中相应的空穴密度相比，尤其是在场氧化物110a和栅极氧化物110c之间的过渡处(参见图1A)。对于使用图3B中的电路300进行的测试，发明人发现，与图3A中的寄生双极结型晶体管关闭的参考电路相比，寄生NPN双极型晶体管的强制激活导致在场氧化物到栅极氧化物之间的跃迁处空穴密度增加了三个数量级。对于图3B中的测试电路，发明人观察到在场氧化物到栅极氧化物之间的过渡处的栅极氧化物中的破裂。

图3C(i)是图1A所示装置的横截面的简化图。发明人的重要认识是，在LDMOS装置的瞬态操作模式期间(例如，在毛刺期间)，由于弱影响电离引起的空穴电流可以理解为由PNP晶体管的发射极发射，如图3C(i)的横截面所示。如图3C(ii)所示，可以使用测试电路300对LDMOS装置的瞬态模式操作进行建模。如图3C(ii)所示，可以将PNP双极结型晶体管305理解为与寄生NPN双极结型晶体管302一起工作以产生电流I

发明人发现，在装置的瞬态模式操作期间，特别是当两个双极晶体管的增益乘积超过1时，会发生栅极氧化物破裂。为了解决这个问题，发明人提出了对LDMOS装置的改进方案，将在下面详细解释。

现在，我们将通过图4-6描述本公开的不同实施例，其中修改LDMOS晶体管的结构以避免或至少减少在LDMOS装置的瞬态模式操作期间的栅极氧化物破裂。

图4A是根据本公开的LDMOS装置的第一实施例400。设计图4A中的LDMOS装置可避免在装置的瞬态模式操作期间上述栅极氧化物的破裂。LDMOS装置400具有第一部分401和第二部分402，其中第一部分401和第二部分402由垂直沟槽403分开。沟槽403与两个部分电绝缘。沟槽填充有介电层，优选地是氧化物层。

第一部分401形成在氧化硅基板(未示出)上。第一部分包括与上述图1A中的装置所描述的p基板相似的p基板401a。第一部分还包括在p基板401a上方的n阱区401b，类似于上面针对图1A中的装置所描述的n阱结构。

在图4A中，漏极401c靠近装置的第一侧404。第一部分401还包括邻近沟槽的第二n掺杂区401d。n阱401b从漏极401c横向延伸到第二n掺杂区401d。漏极401c和第二n掺杂区401d嵌入在n阱区401b的顶表面中。

第一部分401还包括预定长度的多晶硅结构401e，该多晶硅结构401e通过介电层(最好是LOCOS氧化物层405)与装置的顶面，特别是与n阱401b的顶面隔开。第一部分还包括p掺杂的背栅401f，其中，p掺杂的背栅在横向上位于多晶硅结构401e和第二n掺杂区域401d之间，p掺杂背栅通过诸如LOCOS氧化物区域405的介电区域与多晶硅结构401e和第二n掺杂区域401d横向分离。

第二部分402也形成在氧化硅基板(未示出)上。第二部分包括p基板402a。第二部分402的p基板402a比第一部分401的p基板401a厚。在图4A的装置中，用于第一部分和第二部分的每个p基板401a、402a分别包括在BOX层上的掩埋的p掺杂硅层和直接在掩埋的p掺杂硅层上方外延生长的p掺杂的硅层。在图4A中，第二部分402的p基板402a的外延生长的p掺杂层比第一部分401的p基板401a的外延生长的p掺杂层厚。第二部分402还包括直接在p基板402a上方的p掺杂区域或p阱402b。

第二部分包括在栅极结构402e的横向相对侧上的第一n掺杂区域402c和第二n掺杂区域或源极402d，该栅极结构包括在栅极氧化物402e(ii)上的多晶硅栅极层402e(i)，其中，多晶硅栅极层402e(i)通过栅极氧化物402e(ii)与p阱402b的表面分离，类似于图1A中装置的栅极。第二部分的第一n掺杂区402c横向位于沟槽403和栅极结构402e之间。源极402d横向地位于栅极结构402e和p掺杂背栅区域402f之间，其中，源极通过诸如LOCOS氧化物区域的介电区域与栅极和p掺杂背栅区域横向分离。

该装置还包括在装置的顶表面和多晶硅结构上的介电层(未示出)，类似于图1A的装置。上述的LOCOS氧化物区域也形成该电介质层的一部分。可以使用延伸穿过介电层中的孔的相应金属通孔形成到两个部分中的到漏极、多晶硅结构、背栅和n掺杂区的电接触。该装置还可以包括与图1A的装置100中的表层结构112类似的表层结构401g。

图4B是图4A中的装置的简化版本，示出了图4A的LDMOS装置的不同区域之间的电连接。图4B示出了第二部分的背栅402f被电耦合到第一部分的背栅401f、第一部分的p基板401a、第一部分的多晶硅结构401e以及第一部分的再冲浪结构401g的场板。第一部分的第二n掺杂区域401d电耦合到第二部分的第一n掺杂区域402c。如图4B所示，用于图4B的LDMOS装置的背栅端子在第二部分的背栅402f处。如图4B所示，图4B的LDMOS装置的漏极端子在第一部分的漏极401c处。如图4B所示，图4B的LDMOS装置的栅极端子在第二部分的栅极402e(i)处。如图4B所示，图4B的LDMOS装置的源极端子在第二部分的源极402d处。在一些实施例中，源极端子和背栅端子可以被短路。

图4A还指示在LDMOS装置的操作期间，第一部分401充当有效的高压JFET，而第二部分402充当有效的低压MOSFET。然后，高压JFET的底栅是外延生长的p基板401a的p掺杂硅层，其底电势与背栅401f保持在相同的电势，而背栅401f用作有效高压JFET的顶栅。如图4A中的虚线所示，耗尽区从有效高压JFET的顶部和底部栅极开始扩散。耗尽区可以被配置为以由n阱401b的掺杂剂浓度限定的夹断电压从JFET的第二n掺杂区或有效源极401d夹断漏极401c。这将JFET的有效源极401d与施加到漏极的高压电势隔离开来，并且n阱用作分压器。如图4B所示，从JFET的源极端子(或第一部分的第二n掺杂区域401d)到漏极端子的电子电流(蓝色虚线)在耗尽区之间流动。

发明人已经发现，在瞬态模式下，空穴电流与寄生NPN双极结型晶体管的电流I

在实现图4A的LDMOS装置的芯片中，第二部分402不需要与第一部分401相邻放置-也就是说，由于使用沟槽403将第二部分402的物理结构与第一部分401介电隔离，因此，如果需要的话，可以通过将第二部分402放置在其他地方来实现额外的设计自由，例如，以优化芯片面积的使用，前提是两个部分之间的外部电连接仍如上所述进行。

图5A示出了根据本公开的LDMOS装置的另一实施例500。装置结构类似于图1A中的LDMOS装置。然而，在图5A的装置中，n阱区503和p阱区504均为多层区域。n阱区503包括n掺杂的掩埋层503a和在掩埋的n掺杂区域上方的另外的n掺杂区域503b。多层p阱区504包括直接在p型外延区502b上方的掩埋的p掺杂区504a和在掩埋的p掺杂区504a上方的另外的p掺杂区504b。n阱区503接近装置500a的第一侧。p阱区504靠近沟槽505，该沟槽位于装置的与第一侧面500a相对的第二侧面500b上。在图5A的装置500中，掩埋的n掺杂503a和掩埋的p掺杂504a区域直接在p基板的外延生长的p掺杂层502b上方。n掺杂区域503b在朝着沟槽505的方向上在掩埋的p型阱504a和n型阱503a区域之间的结511上延伸预定长度。

图5B示出了图5A的装置的不同p掺杂区域的示例掺杂浓度分布。

发明人已经发现，掩埋的p阱区504a的结合具有减小寄生NPN双极晶体管的增益的效果，该寄生NPN双极晶体管的增益可以在LDMOS装置的瞬态模式操作期间被激活。掩埋的p阱区504a具有将掺杂剂添加到寄生NPN双极晶体管的基极的作用，这反过来降低了其增益。考虑到上述关于瞬态模式期间栅极氧化物破裂问题的讨论，减小NPN晶体管的增益将反过来具有减小空穴电流密度的作用，该空穴电流密度与NPN晶体管产生的电流成比例。结合掩埋的p阱区域504a的另一优点是掩埋层具有减小背栅电阻的作用。这又降低了电源中任何瞬态毛刺使寄生双极晶体管导通的可能性，从而使装置更坚固。由于与图5A的装置结构相关的上述优点的结果，在LDMOS装置的瞬态模式操作期间栅极氧化物破裂的可能性减小了。

在实际应用中，也如图5A所示，掩埋的p阱区域504a的边缘或等效的掩埋的n阱区域503a与掩埋的p阱区域之间的结511被配置为与栅极多晶硅层的边缘靠近由LOCOS场氧化物区域510a定义的鸟嘴，其中所述鸟嘴还在LOCOS场氧化物区域510a和薄栅极氧化物区域510c之间形成过渡510b。这样的对准可以在装置的制造期间通过对准掩埋的p阱区504a的边缘或等效地，将掩埋的n阱区503a和掩埋的p阱区之间的结511与栅极掩模的边缘对准来实现。发明人已经发现，以这种方式将掩埋的p阱区504a的边缘对准栅极掩模，可以进一步提高减小寄生NPN双极晶体管的增益的效果。发明人发现，当使掩埋的p阱区504a的边缘与栅极掩模的边缘的所述对准的公差在大约0.5μm至1μm之间(更优选1μm左右)时，可以避免从掩埋的p阱区504a的不希望的向外扩散。

图6是根据本公开的LDMOS装置600的另一实施例。图6的横截面是图5A的横截面的简化形式，除了图6包括在LDMOS装置的源极和背栅下方的p型植入区域604c。植入区域具有比周围的p阱区域604b更高的掺杂剂浓度，优选地，植入区域具有1E18cm

现在，我们将通过以下示例的方式描述根据以上公开中描述的实施例的用于制造LDMOS晶体管的方法。

例子1是一种制造LDMOS晶体管的方法，包括：提供晶片；形成漏极、栅极、源极和背栅；和形成隔离结构，该隔离结构被配置为将包括LDMOS晶体管的栅极的第一区域与使用中具有寄生双极结型晶体管的第二区域物理隔离。

例子2是根据例子1的制造LDMOS晶体管的方法，其中该方法包括形成n沟道LDMOS晶体管。

例子3是根据例子1的制造LDMOS晶体管的方法，其中该方法包括形成p沟道LDMOS晶体管。

例子4是根据例子1的制造LDMOS晶体管的方法，其中形成隔离结构包括形成电介质沟槽。

例子5是一种制造横向n沟道LDMOS晶体管的方法，包括：提供晶片；形成漏极、栅极、源极和背栅；和在所述漏极和所述栅极之间形成横向延伸的场氧化物区域；在所述场氧化物区域的边缘和所述源极之间形成横向延伸的栅极氧化物区域；形成p掺杂区域，其中p掺杂区域被配置为在使用中减小寄生双极晶体管的增益；在p掺杂区域中形成p掺杂掩埋层，使得所述掩埋层与所述源极和所述背栅通过p掺杂区域的剩余部分隔离，其中形成p掺杂掩埋层还包括将p掺杂掩埋层的边缘与在所述场氧化物区域和所述栅极氧化物区域之间的过渡附近的栅极的边缘对齐。

例子6是根据例子5的制造横向n沟道LDMOS晶体管的方法，其中形成p掺杂掩埋层包括使用比p掺杂区域的剩余部分更高的掺杂剂浓度植入p掺杂掩埋层。

例子7是根据例子5或6的制造横向n沟道LDMOS晶体管的方法，其中形成p掺杂区域包括：在p型外延层上形成p掺杂的掩埋层；和在p掺杂的掩埋层上形成p阱区域，其中在p阱区域中形成源极和背栅。

尽管已经根据某些实施例描述了本公开，但是可以将实施例组合以提供其他实施例。另外，在一个实施例的上下文中示出的某些特征也可以并入其他实施例中。尽管已经在n沟道LDMOS晶体管的上下文中描述了本公开，但是本公开的教导同样适用于p沟道LDMOS晶体管。