一种基于FPGA的车辆检测雷达信号处理器

摘要

本发明公开了一种基于FPGA的车辆检测雷达信号处理器，包括初始化配置模块，用于配置信号处理板以及DSP的初始化；CSI2接口通信模块，用于接收并解包从射频前端传输过来的数据；SRIO通信模块，用于进行大批量数据的高速传递；DBF波束形成模块，用于对采样数据进行DBF运算并将其合并为左/右两路波束输出；数据重排模块，用于按照信号处理的要求合理安排数据输入顺序和输出顺序；Keystone变换实现模块，用于矫正相参积累中的高速目标距离门走动；速度模糊数补偿以及MTD处理实现模块，用于动目标检测以及对存在速度模糊的测量目标进行模糊数补偿。本发明具有体积小、成本低、测量精度高和运行稳定的特点，实现了对高速车辆去斜回波信号的接收与处理。

说明书

技术领域

本发明属于雷达信号处理器领域，特别涉及一种基于FPGA的车辆检测雷达信号处理器及方法。

背景技术

在交通管理系统中，对于车辆目标的检测无疑是重要的一环。通过检测路面车辆目标的位置，速度甚至对车辆目标的型号，大小进行识别，就可以对路面状况做出评估，分析车流量、拥堵程度以及检测车辆是否超速，获取交通管理的第一手信息。

车辆目标检测技术的发展将大大推动智能交通管理系统的建设，由此可带来的意义可总结为以下三点：

1)路面状况得以改善。通过对车辆信息的把控，可以准确迅速的了解各个高速路段的车流量情况，针对特定的拥堵地段做出快速反应，交管部门及时前往疏通，保持路面交通通畅；行车人员可自行改道，选择交通压力小的道路，节约等待时间，提高通行效率。

2)减少由交通问题带来的经济损失。高速公路是公路运输的主体，承担很大一部分公路运输的责任，通过对高速公路路况的管控，可为驾驶人员提供高效的行车路线，节约运费，提高运输效率；同时，高速公路事故率的降低也减少了由此带来的各项经济损失，保障了人员和财产的安全。

3)节能减排，为后续的高速公路建设提供参考信息。高效的通行带来了行车时间和等待时间的减少，节省燃料的同时也减少了汽车尾气的排放；同时高速公路是各地区间通行的快速通道，通过分析各地区高速公路的通行流量状况，可以对后续高速公路的建设规划提供有益的参考信息。

本发明从与TI公司生产的AWR1243 77GHz FMC雷达微波平台对接的信号处理器的电路设计和FPGA硬件程序开发入手，将线性调频连续波(LFMCW) 雷达的目标检测技术应用到车辆目标的检测上，给出了一套完整的对车辆目标回波信号的处理流程，利用FPGA强大的可编程性以及运算能力实现对车辆的距离，速度，角度等信息的检测。

发明内容

本发明所要解决的技术问题在于提供一种基于FPGA的车辆检测雷达信号处理器。

实现本发明目的的技术解决方案为：一种基于FPGA的车辆检测雷达信号处理器，包括初始化配置模块、CSI2接口通信模块、SRIO通信模块、DBF波束形成模块、数据重排模块、Keystone变换实现模块、速度模糊数补偿以及MTD处理实现模块；

所述初始化配置模块，用于配置信号处理板上的可编程芯片以及DSP相关配置与初始化；

所述CSI2接口通信模块，按照CSI2协议的时序要求将64路数据从高速接口接收并解包；

所述SRIO通信模块，用于主从FPGA之间的通信以及主FPGA与DSP之间的通信；

所述DBF波束形成模块，用于对解包出来的数据进行DBF运算并合并为左/ 右两路波束输出；

所述数据重排模块，基于DDR3与SRAM对DBF后的数据进行数据重排，使其按慢时间维度的顺序进行输出；

所述Keystone变换实现模块，基于Chirp-Z变换法作为Keystone变换的实现方案用于矫正相参积累中的高速目标距离门走动；

所述速度模糊数补偿以及MTD处理实现模块，用于动目标检测以及对存在速度模糊的测量目标进行模糊数补偿。

基于所述车辆检测雷达信号处理器的实现方法，包括以下步骤：

步骤1、两块FPGA分别接收32路CSI2协议格式数据后，进行数据解包，提取实际采样数据；

步骤2、根据回波数据的类型，经通道幅相补偿后，做最大四个波位的DBF 运算，生成波束方向1°差值的左/右波束；

步骤3、FPGA1将处理结果通过SRIO接口传递至FPGA2，在FPGA2进行数据同步和相加运算生成64路DBF运算的实际结果；

步骤4、对DBF运算后的数据进行数据重排，使其按慢时间维度的顺序进行输出，数据重排后进行Keystone变换，结果通过SRIO通道从FPGA2传递至 FPGA1；

步骤5、进行最大范围为[-3 3]的速度模糊数搜索后再进行脉压/MTD处理；在发射波形为线性调频连续波的情况下，脉压与MTD处理均采用FFT运算来实现；

步骤6、将左右波束的MTD结果转换为和差波束，将和差波束的结果进行打包，传递给DSP。

本发明与现有技术相比，其显著优点为：1)给出了一套在线性调频连续波的情况下对车辆目标的距离，速度，角度信息进行检测的完整信号处理流程。其中采用了Keystone变换的方法解决了由于车辆目标在多个检测周期中出现距离徙动，影响MTD检测效果的问题；并在此基础上利用CZT变换法对Keystone 变换进行了硬件实现。2)提出了一种线速600Mb/s下的四通道CSI2数据接口字节对齐和数据解包方案并在后续调试验证中证明了该方案的可行性，大大提高了数据传输速率；同时针对Keystone变换中系数计算资源消耗大的问题，给出了一种将查找表与CORDIC核实时计算相结合的系数生成方案，降低硬件实现中的资源占用。

下面结合附图对本发明作进一步详细的说明。

附图说明

图1为本发明车辆检测雷达系统整体结构。

图2为本发明基于FPGA的车辆雷达信号处理器的结构框图。

图3为本发明中初始配置模块的结构框图。

图4为本发明中CSI2接口通信模块的结构框图。

图5为本发明中主从FPGA间SRIO通信的示意图。

图6为本发明中主FPGA与DSP间SRIO通信的示意图。

图7为本发明中DBF波束形成模块的总体设计图。

图8为本发明中数据重排模块的设计图。

图9为本发明中Keystone变换模块的实现图。

图10为本发明中速度模糊数补偿以及MTD处理实现模块的流程图。

具体实施方式

结合图1与图2，本发明的一种基于FPGA的车辆检测雷达信号处理器，包括初始化配置模块、CSI2接口通信模块、SRIO通信模块、DBF波束形成模块、 Keystone变换实现模块、速度模糊数补偿以及MTD处理实现模块；

初始化配置模块，用于配置信号处理板上的可编程芯片以及DSP相关配置与初始化；

CSI2接口通信模块，按照CSI2协议的时序要求将64路数据从高速接口接收并解包；

SRIO通信模块，用于主从FPGA之间的通信以及主FPGA与DSP之间的通信；

DBF波束形成模块，用于对解包出来的数据进行DBF运算并合并为左/右两路波束输出；

Keystone变换实现模块，基于Chirp-Z变换法作为Keystone变换的实现方案用于矫正相参积累中的高速目标距离门走动；

速度模糊数补偿以及MTD处理实现模块，用于动目标检测以及对存在速度模糊的测量目标进行模糊数补偿。

进一步地，FPGA的型号为XC7K325TFFG900-2；

进一步地，结合图3，初始化配置模块包括：

DSP电源上电顺序控制模块；

CDCM6208时钟芯片配置模块，用于输出所需频率时钟；

DSP初始化模块，用于复位DSP芯片并设置相应的工作模式。

作为一种具体示例，初始化配置模块的工作方式为：

(1)当FPGA上电自复位后，延迟100us，INIT_EN信号拉高，触发DSP电源上电控制模块工作，DSP通过四组电源供电，按照CVDD(1.0V)、CVDD1(1.0V)、 DVDD18(1.8V)、DVDD15(1.5V)的顺序进行上电；

(2)采用SPI配置的方法来对时钟芯片进行配置，通过控制SPI总线的时序，依次对21个寄存器进行赋值，完成对时钟芯片的配置工作；

(3)在时钟芯片配置完成后(复位时需要确保REFCLK时钟和DDRCLK时钟有效)，首先拉高RESET管脚，延迟100us后，拉高POR管脚，延迟100us 后拉高RESETFULL时钟，在RESETFULL管脚的上升沿，DSP会锁存GPIO管脚电平值，用于DSP的BOOT模式设置。

进一步地，结合图4，CSI2接口通信模块包括：

D-PHY物理层模块，用于接收射频传输过来的数据；

4字节对齐模块，用于同步D-PHY4条通道上的8bits数据；

数据重组打包模块，用于组合4路通道数据，生成16位有效的采样数据并向后输出。

进一步地，射频前端与后端信号处理板之间进行数据传输时采用MIPI-CSI2 协议。协议中共有两类长度的报文，一类为长报文，携带传递的数据；另一类为短报文，起到标志作用，用于行/帧同步；在射频前端传递数据时，总计发送含四类标志信息的短报文，分别为FS(帧起始)、FE(帧结束)、LS(行起始)、 LE(行结束)。在每个CPI起始时，会发送一个FS帧，用于标志CPI间的切换，同样的每次在发送一个重复周期的回波数据时，也都会先发送一个LS帧，标志回波数据传输开始，之后紧接着发送携带回波数据的长报文，发送完毕后，会发送一个LE帧，标志一个重复周期的回波数据发送完毕，此后按照LS-HS-LE的格式发送其余周期内的回波数据，当一个CPI内的回波数据发送完毕时，发送一个FE帧，标志一个CPI回波数据传输结束。

进一步地，结合图5与图6，SRIO通信模块包括：

srio_gen2 IP核，SRIO通信底层物理接口；

主从FPGA通信模块，用于主从FPGA之间传递DBF运算结果、Keystone 变换后的结果以及参数配置信息；

主FPGA与DSP通信模块，用于主FPGA向DSP发送所需的和差波束数据。

其中主从FPGA之间的通信为4线通信，线速为3.125Gb/s，主FPGA与DSP 之间的通信则为2线通信，线速为5Gb/s。

进一步地，结合图7，DBF波束形成模块包括：

数据流控制模块，用于同步32路输入数据、检测采样数据所属的CPI是否发生变化并提醒后续运算模块进行参数调整；

幅相/DBF系数配置模块，用于接收外部控制模块提供的各个CPI的波位指向信息、幅相补偿系数信息，存储幅相补偿系数以及DBF运算系数的值并在CPI 改变时将正确的幅相补偿系数和DBF运算系数的值配置给运算模块，幅相补偿系数和DBF系数分别预先存在大小为1024x32bits以及2048x32bits的ROM内，不同的地址区域对应不同波位指向下的系数值；在整个DBF运算模块开始工作前，预先通过DBF_DIR管脚以及CMP管脚将波位指向和幅相补偿系数的信息存入配置模块，并根据CMP的值往通道幅相补偿模块写入相应幅相补偿系数，此过程称其为预配置；数据流控制模块获取有效数据后，一旦检测到CPI的改变，系统配置模块就需要根据对应的CPI，往DBF运算模块写入相应波位指向的DBF 系数，此过程称为动态配置；

通道幅相补偿模块，用于针对输入的32路数据进行幅度/相位补偿；

DBF运算模块，将幅相补偿后的32路数据进行最大四波位的DBF运算，输出运算后的1路数据结果。

进一步地，结合图8，数据重排模块包括：

写入数据缓存模块，用于切割缓存不同重复周期的写入数据；

SRAM数据缓存模块，基于SRAM的可同时读写的特性，从DDR3里读取的数据按写地址的值存入其中一块存储区域的同时，另一块存储区域内的数据按读地址的值依次输出，实现数据缓冲；

DDR3读写仲裁模块，用于对写入缓存模块传递来的写请求以及SRAM缓存/重排模块传递的读请求进行仲裁，决定执行的先后顺序。

进一步地，结合图9，Keystone变换实现模块包括：

Keystone变换硬件实现模块，用于实现整个Keystone运算过程；

系数生成模块，基于CORDIC核实时计算用于产生所需要的系数值。

其中MULT表示64位复数乘法器以及位数截取模块；系数生成模块1根据输入数据的附加信息生成运算所需的COFF1与COFF2参与后续运算；由于FFT 运算有较大延迟且后续运算仍然需要COFF1，为避免COFF1的深度缓存，重新建立系数生成模块2用来生成COFF1。

进一步地，由于最大不模糊测速范围不足以覆盖全部测速区间，在测量目标速度时会存在速度模糊，需要在进行MTD处理之前分别对数据进行最大[-3 3] 区间内的模糊数补偿，随后经过MTD处理后对模糊数进行判准，模糊数的判准在DSP侧进行，FPGA只需要将MTD处理后的数据生成和/差波束后传递出去。图10展示了速度模糊数补偿模块以及MTD处理模块的硬件实现框图，由于模糊数补偿与MTD处理均在Keystone变换之后进行，输入数据由CPI内不同重复周期的同一采样点组成，为此经过速度模糊数补偿后，先进行纵向速度维度上的 256点FFT处理，将处理后的结果进行数据重排后进行横向距离维度上最大2048 点的FFT运算。

基于所述车辆检测雷达信号处理器的实现方法，包括以下步骤：

步骤1、两块FPGA分别接收32路CSI2协议格式数据后，进行数据解包，提取实际采样数据；

步骤2、根据回波数据的类型，经通道幅相补偿后，做最大四个波位的DBF 运算，生成波束方向1°差值的左/右波束；

步骤3、FPGA1将处理结果通过SRIO接口传递至FPGA2，在FPGA2进行数据同步和相加运算生成64路DBF运算的实际结果；

步骤4、对DBF运算后的数据进行数据重排，使其按慢时间维度的顺序进行输出，数据重排后进行Keystone变换，结果通过SRIO通道从FPGA2传递至 FPGA1；

步骤5、进行最大范围为[-3 3]的速度模糊数搜索后再进行脉压/MTD处理；在发射波形为线性调频连续波的情况下，脉压与MTD处理均采用FFT运算来实现；

步骤6、将左右波束的MTD结果转换为和差波束，将和差波束的结果进行打包，传递给DSP。

本发明具有体积小、成本低、测量精度高和运行稳定的特点，实现了对高速车辆去斜回波信号的接收与处理。