一种基于脉动阵列的全同态加密硬件加速器及其设计方法

摘要

本发明公开了一种基于脉动阵列的全同态加密硬件加速器及其设计方法，该硬件加速器包括：控制模块，脉动阵列模块，位展开模块，加法模块，乘法模块，平铺模块；控制模块控制数据的输入和相关模块的运行；脉动阵列模块负责对输入的R,A矩阵作乘累加操作；位展开模块将十进制数展开成二进制数；乘法模块负责对参数u和单位矩阵IN进行乘法操作；加法模块负责进行加法操作；平铺模块将密文不全为{0,1}元素重新抹平成{0,1}。本发明旨在提升计算的效率，降低加密所需的时间，更好的满足实时性要求，同时本发明采用流水线输出操作，进一步提升硬件资源利用率。