3D存储器件及其量测方法、薄膜量测装置

摘要

本发明公开了一种3D存储器件及其量测方法、薄膜量测装置。根据本发明实施例的3D存储器件包括衬底；叠层结构，位于所述衬底上方，用于形成存储阵列；沟道孔，设置在所述叠层结构上；以及阻挡层，设置在所述沟道孔中，用于阻挡第一波长范围内的信号。根据本发明实施例的3D存储器件及其量测方法、薄膜量测装置，能够准确量测3D存储器件的薄膜厚度。

说明书

技术领域

本发明涉及半导体器件技术领域，特别涉及一种3D存储器件及其量测方法、薄膜量测装置。

背景技术

随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

为提高3D存储器件(3D NAND存储器件)的位密度，堆叠层数越来越高(如dualdeck)，薄膜厚度相应地成倍增加。与此同时，沟道孔(channel hole)也从单次刻蚀改为两次刻蚀。而膜厚对于器件的结构以及电学性能有重要影响，因此需要在生产过程中进行严格的在线监测。但越来越厚的薄膜对当前的膜厚量测方法带来了很大挑战。在现有技术中，不仅前程工艺变化或者波动会给后续的薄膜量测造成干扰，而且无法区分出是前程还是当站带来的变化，有可能使得计算结果与实际工艺结果出现不合理的偏差。

因此，希望能有一种新的3D存储器件及其量测方法、薄膜量测装置，能够克服上述问题。

发明内容

鉴于上述问题，本发明的目的在于提供一种3D存储器件及其量测方法、薄膜量测装置，从而准确量测3D存储器件的薄膜厚度。

根据本发明的一方面，提供一种3D存储器件，包括衬底；叠层结构，位于所述衬底上方，用于形成存储阵列；沟道孔，设置在所述叠层结构上；以及阻挡层，设置在所述沟道孔中，用于阻挡第一波长范围内的信号。

优选地，所述阻挡层贯穿所述叠层结构的至少一部分。

优选地，所述叠层结构包括：

第一叠层结构，位于所述衬底上方，用于形成存储阵列；

第二叠层结构，位于所述第一叠层结构上方，用于形成存储阵列；

所述沟道孔包括：

第一沟道孔，设置在所述第一叠层结构中，

其中，所述阻挡层设置在所述第一沟道孔中。

优选地，所述阻挡层为前序工艺保留下来的牺牲层。

根据本发明的另一方面，提供一种3D存储器件的量测方法，包括形成衬底；在所述衬底上方形成叠层结构；在所述叠层结构中形成沟道孔；在所述沟道孔中形成阻挡层，所述阻挡层用于阻挡第一波长范围内的信号；向所述叠层结构发射所述第一波长范围内的信号；以及根据未被所述阻挡层阻挡的所述第一波长范围内的信号，得到通过所述第一波长范围内的信号的所述叠层结构的厚度。

优选地，所述在所述衬底上方形成叠层结构；在所述叠层结构中形成沟道孔包括：在所述衬底上方形成第一叠层结构；在所述第一叠层结构中形成第一沟道孔；在所述第一沟道孔中形成所述阻挡层；以及在所述第一叠层结构上形成第二叠层结构；所述根据未被所述阻挡层阻挡的所述第一波长范围内的信号，得到通过所述第一波长范围内的信号的所述叠层结构的厚度包括：根据未被所述阻挡层阻挡的所述第一波长范围内的信号，得到所述第二叠层结构的厚度。

优选地，所述在所述第一沟道孔中形成所述阻挡层包括：

在所述第一沟道孔中填充牺牲层，

其中，所述牺牲层的至少一部分用于形成阻挡层。

优选地，所述量测方法包括：

在所述衬底上堆叠形成第一叠层结构；

打开第一沟道掩膜，在所述第一叠层结构上刻蚀形成第一沟道孔；

在所述第一叠层结构和所述第一沟道孔上堆叠形成第二叠层结构；

打开第二沟道掩膜，关闭所述第一沟道掩膜，在所述第二叠层结构上刻蚀形成第二沟道孔；以及

打开所述第一沟道掩膜，关闭所述第二沟道掩膜，对制得器件进行清洗。

优选地，所述在所述衬底上方形成叠层结构包括在所述衬底上交替地沉积多个牺牲层和多个层间绝缘层以形成所述叠层结构。

优选地，所述在所述衬底上方形成叠层结构包括：在所述衬底上方形成第一叠层结构；在所述第一叠层结构上方的所述叠层结构中，在前一层叠层结构的上方形成后一层叠层结构；

所述量测方法还包括：在形成所述前一层叠层结构后，量测所述前一层叠层结构的厚度；以及在形成所述后一层叠层结构后，量测所述后一层叠层结构的厚度。

优选地，根据相邻所述阻挡层之间的间隔，计算得到所述第一波长范围内的信号入射的角度。

优选地，所述第一波长范围内的信号的入射位置包括所述沟道孔所在的位置。

根据本发明的再一方面，提供一种薄膜量测装置，用于如前所述的3D存储器件的厚度量测。该薄膜量测装置包括光学关键尺寸量测设备，用于对所述3D存储器件的待测膜层进行量测，得到量测光谱；以及处理器，根据所述量测光谱得到所述待测膜层厚度。

根据本发明实施例的3D存储器件及其量测方法、薄膜量测装置，通过在存储器件的叠层结构中设置能够阻挡特定范围内信号的阻挡层，在进行薄膜量测时，能够避免其他膜层的影响，从而准确得到待测薄膜(膜层)的厚度。

根据本发明实施例的3D存储器件及其量测方法、薄膜量测装置，除了对量测区域的沟道掩膜进行控制外，无需改变当前工艺流程，未给其它模式(module)带来额外负担即实现了在信号层面对下层沟道(lower channel)结构的隔离。

根据本发明实施例的3D存储器件及其量测方法、薄膜量测装置，可以避免在薄膜厚度量测中由于前程(lower channel loop之前)工艺改变对后续量测所带来的影响。

根据本发明实施例的3D存储器件及其量测方法、薄膜量测装置，由于在量测(pad)上存在下层沟道(lower channel hole，LCH)结构，对于部分负载影响(loading effect)比较严重的工艺节点，可通过量测(pad)来反应(core array)薄膜厚度的实际情况，避免了core array建模结构复杂带来的问题。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1示出了根据现有技术的3D存储器件的结构及薄膜厚度量测的原理；

图2示出了根据本发明实施例一的3D存储器件的结构示意图；

图3示出了根据本发明实施例一的3D存储器件的量测方法的方法流程图；

图4示出了根据本发明实施例二的3D存储器件的结构示意图；

图5示出了根据本发明实施例二的3D存储器件的量测方法的方法流程图；

图6至图8示出了根据本发明实施例二的3D存储器件量测方法的各个阶段的截面示意图；

图9示出了根据本发明实施例二的3D存储器件的薄膜厚度量测的原理；

图10示出了根据本发明实施例三的3D存储器件的量测方法的方法流程图；

图11示出了根据本发明实施例的3D存储器件的仿真结果示意图。

具体实施方式

以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。

下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。在下文中描述了本发明的许多特定的细节，例如部件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

为提高3D NAND存储器件的位密度，堆叠层数越来越高(如dual deck)，薄膜厚度相应地成倍增加。与此同时沟道孔也从单次刻蚀改为两次刻蚀。而膜厚对于器件的结构以及电学性能有重要影响，因此需要在生产过程中进行严格的在线监测。

发明人发现，越来越厚的薄膜对当前的膜厚量测方法带来了很大挑战。前程工艺变化或者波动会给后续的薄膜量测造成干扰。基于回归分析(regression)算法的薄膜量测无法避免多变量之间的相互关联，不能够区分出是前程还是当站带来的变化，有可能使得计算结果与实际工艺结果出现不合理的偏差。并且随着薄膜厚度进一步增加，这一问题会越来越明显，有可能使得量测结果可信度下降。另外，由于图案密度(pattern density)带来的负载效应(loading effect)，通过量测(pad)可能无法准确反映薄膜厚度(例如核心阵列(core array)薄膜厚度)的实际情况。图1示出了根据现有技术的3D存储器件的结构及薄膜厚度量测的原理。如图1所示，现有的3D存储器件为叠层结构，在进行厚度量测时，发出一个量测信号，可能会得到多个反馈的信号，从而造成薄膜厚度的量测不准。

发明人还发现，随着3D NAND存储器件厚度的增加，工艺步骤相应增加，而且薄膜厚度监测也越发变得关键；当前用于薄膜厚度量测的回归分析方法与机台因为原理、算法与硬件限制，在上层阵列(upper deck)建立量测站点时遭遇了模式(model)可靠性等挑战；并可能在未来器件厚度继续增加时面临能力不足甚至失效的风险。在(dual-deck)站点，对于纯(film pad)，其前程工艺结果，特别是已经完成的下层阵列(lower deck)会严重影响当前量测光谱，因材料上的相近，在模型(modeling)角度上层阵列(upper deck)与下层阵列膜层(lower deck film)是高度关联的，导致无法使用modeling手法恰当地区分量测原始数据中信息的来源；且当前缺乏有效的手段能够从信号层面阻断前程工艺给当站量测带来的影响。对由图案密度(pattern density)差异带来的负载效应(loading effect)，纯film量测(pad)结果可能无法准确反映(core array)薄膜厚度的实际情况。

图2示出了根据本发明实施例的3D存储器件的结构示意图。如图2所示，根据本发明实施例的3D存储器件包括衬底10、叠层结构20、沟道孔30和阻挡层40。

具体地讲，衬底10，例如为半导体衬底(substrate)。

叠层结构20，位于衬底10上方，用于形成存储阵列。

沟道孔30，设置在叠层结构20上。

阻挡层40，设置在沟道孔30中，用于阻挡第一波长范围内的信号。可选地，第一波长范围为短波长范围。

在本发明的可选实施例中，阻挡层40贯穿叠层结构的至少一部分。可选地，阻挡层40设置在沟道孔30的侧壁上。

图3示出了根据本发明实施例一的3D存储器件的量测方法的方法流程图。如图3所示，根据本发明实施例一的3D存储器件的量测方法包括以下步骤：

步骤S301：形成衬底。

形成衬底，例如形成半导体衬底作为3D存储器件的衬底。

步骤S302：在衬底上方形成叠层结构。

在衬底上方堆叠形成叠层结构，叠层结构用于形成存储阵列。可选地，在衬底上交替地沉积多个牺牲层和多个层间绝缘层以形成叠层结构。

步骤S303：在叠层结构中形成沟道孔。

在叠层结构中形成沟道孔。例如通过刻蚀在叠层结构中形成沟道孔。

步骤S304：在沟道孔中形成阻挡层。

在沟道孔中形成阻挡层，阻挡层用于阻挡第一波长范围内的信号。例如在沟道孔的侧壁上形成阻挡层。

步骤S305：向叠层结构发射第一波长范围内的信号；

向叠层结构发射第一波长范围内的信号。

步骤S306：根据未被阻挡层阻挡的第一波长范围内的信号，得到通过第一波长范围内的信号的叠层结构的厚度。

根据未被阻挡层阻挡的第一波长范围内的信号，得到通过第一波长范围内的信号的叠层结构的厚度。具体地讲，向叠层结构发射的第一波长范围内的信号。传输路径经过阻挡层的第一波长范围内的信号会被阻挡；传输路径不经过阻挡层的第一波长范围内的信号不会被阻挡。根据未被阻挡层阻挡的第一波长范围内的信号，能够得到通过第一波长范围内的信号的叠层结构的厚度。可选地，向叠层结构发射第一波长范围内的信号，根据接收到的反射信号，得到未被阻挡部分的厚度，即去除阻挡层厚度后的叠层结构的厚度。

在本发明的可选实施例中，在衬底上方形成叠层结构包括在衬底上方形成第一叠层结构；在第一叠层结构上方的叠层结构中，在前一层叠层结构的上方形成后一层叠层结构，即在第一叠层结构的上方依次形成第二叠层结构、第三叠层结构……。在形成前一层叠层结构后，量测前一层叠层结构的厚度；在形成后一层叠层结构后，量测后一层叠层结构的厚度。可选地，在形成前一层叠层结构，并量测前一层叠层结构的厚度后，在前一层叠层结构中形成阻挡层。在前一层叠层结构中形成阻挡层后，在前一层叠层结构上形成后一层叠层结构，并量测后一层叠层结构的厚度。

在本发明的可选实施例中，根据相邻阻挡层之间的间隔，计算得到第一波长范围内的信号入射的角度。可选地，叠层结构包括第一叠层结构和位于第一叠层结构上方的第二叠层结构。第一叠层结构中设置有多个阻挡层。根据相邻阻挡层之间的间隔，计算得到第一范围内的信号入射的角度，使得射入到第一叠层结构中的第一范围内的信号均被阻挡，以准确量测出第二叠层结构的厚度。

在本发明的可选实施例中，第一波长范围内的信号的入射位置包括沟道孔(阻挡层)所在的位置。可选地，沟道孔(阻挡层)位于第一波长范围内的信号的传输路径上。

在本发明的可选实施例中，3D存储器件的量测方法还包括，在沟道孔中填充牺牲层。牺牲层的至少一部分用于形成阻挡层。

在本发明的可选实施例中，可以根据实际的需要，确定第一沟道孔的位置、深度、直径等，以在不同位置处形成阻挡层。阻挡层能够阻挡短(第一)波长范围内信号，使得阻挡层所处位置的厚度不会被量测，从而实现对待测薄膜厚度的准确量测。

图4示出了根据本发明实施例二的3D存储器件的结构示意图。如图4所示，根据本发明实施例二的3D存储器件包括衬底10、叠层结构20、沟道孔30和阻挡层40。其中，叠层结构20包括第一叠层结构21和第二叠层结构22。沟道孔30包括第一沟道孔31。

具体地讲，衬底10，例如为半导体衬底。

第一叠层结构21，位于衬底10上方，用于形成存储阵列。

第二叠层结构22，位于第一叠层结构21上方，用于形成存储阵列。

第一沟道孔31，设置在第一叠层结构21上。

阻挡层40，设置在第一沟道孔31中。

在本发明的可选实施例中，沟道孔30包括第一沟道孔31和第二沟道孔(图中未示出)。第二沟道孔设置在第二叠层结构中。可选地，第一沟道孔31和第二沟道孔相连接，即第一沟道孔31和第二沟道孔相连通。可选地，第一沟道孔31的轴线与第二沟道孔的轴线重合。

在本发明的可选实施例中，根据本发明实施例的3D存储器件还包括位于第一叠层结构上方且位于第二叠层结构下方的阻挡层。在该实施例中，直接在两个堆叠结构(第一叠层结构和第二叠层结构)之间形成阻挡层，能够将入射进第一叠层结构(例如底部堆叠层)的信号全部挡住。

在本发明的可选实施例中，叠层结构不限定于两层堆栈，可以有多层，即在第二叠层结构的上方，还可以有第三叠层结构、第四叠层结构、第五叠层结构……。可选地，在形成第一叠层结构后，量测第一叠层结构的厚度；在形成第二叠层结构后，量测第二叠层结构的厚度；……；若是有更多的叠层结构，重复此操作，最后计算出所有叠层结构的厚度。可选地，相邻两个叠层结构间，设置有阻挡层。可选地，在形成第一叠层结构后，量测第一叠层结构的厚度，之后在第一叠层结构上形成阻挡层；在形成第二叠层结构后，量测第二叠层结构的厚度，之后在第二叠层结构上形成阻挡层；……；若是有更多的叠层结构，重复上述操作。

在本发明的可选实施例中，阻挡层为前序工艺保留下来的牺牲层。

图5示出了根据本发明实施例二的3D存储器件的量测方法的方法流程图。图6至图8示出了根据本发明实施例二的3D存储器件量测方法的各个阶段的截面示意图。如图5所示，根据本发明实施例二的3D存储器件的量测方法包括以下步骤：

步骤S501：形成衬底。

形成衬底，例如形成半导体衬底作为3D存储器件的衬底。

步骤S502：在衬底上方形成第一叠层结构。

在衬底上方堆叠形成第一叠层结构，第一叠层结构用于形成存储阵列。可选地，在衬底上交替地沉积多个牺牲层和多个层间绝缘层形成第一叠层结构。可选地，在衬底上方形成monitor pad作为第一叠层结构。Monitor pad例如位于晶圆的切割道。切割道上的薄膜以及结构等，可以与core array一致或者不一致。可选地，通过控制掩膜的打开(显影)或关闭(不显影)，实现切割道上的薄膜、结构等与core array一致或者不一致。步骤S503：在第一叠层结构中形成第一沟道孔。

在第一叠层结构中形成第一沟道孔。例如通过刻蚀在第一叠层结构中形成第一沟道孔。可选地，对第一叠层结构进行刻蚀，形成贯穿第一叠层结构的第一沟道孔。可选地，第一沟道孔延伸至衬底，并在衬底内部形成硅槽。

如图6所示，衬底10上方堆叠形成有第一叠层结构21。第一叠层结构21中设置有第一沟道孔31。例如通过第一蚀刻(例如下层蚀刻，Lower channel etch)，在第一叠层结构21中形成至少一个第一沟道孔(channel hole)。可选地，第一叠层结构21中还包括数据线(gate line)。如图6所示，例如在衬底10上交替地沉积多个牺牲层和多个层间绝缘层以形成第一堆叠结构21。

步骤S504：在第一沟道孔中形成阻挡层。

在第一沟道孔中形成阻挡层。例如在第一沟道孔的侧壁上形成阻挡层。

如图7所示，在第一沟道孔21中填充有阻挡层40。

在本发明的可选实施例中，在第一沟道孔21中填充牺牲层。牺牲层的至少一部分用于形成阻挡层40。可选地，在第一沟道孔21中填入的牺牲层(SAC Poly-Si or Carbonfill in)作为阻挡层40。

步骤S505：在第一叠层结构和第一沟道孔的上方形成第二叠层结构。

在第一叠层结构和第一沟道孔的上方堆叠形成第二叠层结构，第二叠层结构用于形成存储阵列。可选地，在第一叠层结构和第一沟道孔的上方交替地沉积多个牺牲层和多个层间绝缘层形成第二叠层结构。

如图8所示，在第一叠层结构21和第一沟道孔31的上方形成有第二叠层结构22(Upper film dep)。保留阻挡层40在第一叠层结构21中(SAC Poly-Si(Carbon)remainuntouched on monitor pad)。可选地，Monitor pad(第一叠层结构)例如位于晶圆的切割道。切割道上的薄膜以及结构等，可以与core array一致或者不一致。可选地，通过控制掩膜的打开(显影)或关闭(不显影)，实现切割道上的薄膜、结构等与core array一致或者不一致。

步骤S506：向叠层结构发射第一波长范围内的信号；

向叠层结构(第一叠层结构和第二叠层结构)发射第一波长范围内的信号。

步骤S507：根据未被阻挡层阻挡的第一波长范围内的信号，得到第二叠层结构的厚度。

根据未被阻挡层阻挡的第一波长范围内的信号(即发射的第一波长范围内的信号经叠层结构反射的信号)，得到第二叠层结构的厚度。

在本发明的可选实施例中，3D存储器件的量测方法还包括：

步骤S508：在第二叠层结构中形成第二沟道孔。

在第二叠层结构中形成第二沟道孔。例如通过刻蚀在第二叠层结构中形成第二沟道孔。可选地，对第二叠层结构进行刻蚀，形成贯穿第二叠层结构的第二沟道孔。可选地，第二沟道孔延伸至第一叠层结构的上表面。

在本发明的可选实施例中，在衬底上形成第一叠层结构，形成贯穿第一叠层结构的第一柱体。在第一叠层结构上形成第二叠层结构，形成贯穿第二叠层结构的第二柱体。去除第一柱体和第二柱体的至少一部分，以形成第一沟道孔和第二沟道孔。可选地，第一沟道孔的轴线与第二沟道孔的轴线相重合。

在本发明的可选实施例中，衬底上方依次形成有第一叠层结构和第二叠层结构。第一叠层结构上设置有第一沟道孔；第二叠层结构上设置有第二沟道孔。第二沟道孔与第一沟道孔在水平方向上错开。可选地，第一沟道孔与第二沟道孔不相通。

在本发明的可选实施例中，在前程工艺，在(第一)沟道孔中设置了阻挡层，无论前程工艺如何改变，(第一)沟道孔中均设置有阻挡层，前程工艺改变不会对后续量测带来影响。

图9示出了根据本发明实施例二的3D存储器件的薄膜厚度量测的原理。如图9所示，量测薄膜的(具有特定波长范围的光学)信号(如图中实线箭头所示)从外界提供至待量测薄膜。要经过阻挡层的信号会被阻挡，无法反射回外界(如图中被阻挡的虚线所示)。待量测薄膜部分(例如第二叠层结构)没有阻挡层，信号可以正常返回(如图中实线箭头所示)，从而准确得到待量测薄膜的厚度。

图10示出了根据本发明实施例三的3D存储器件的量测方法的方法流程图。如图10所示，根据本发明实施例三的3D存储器件的量测方法包括以下步骤：

步骤S1001：在衬底上形成第一叠层结构；在第一叠层结构中形成第一沟道孔；

在衬底上堆叠形成第一叠层结构。形成贯穿第一叠层结构的第一沟道孔。

步骤S1002：在第一沟道孔中形成阻挡层；

在第一沟道孔中形成阻挡层。例如在第一沟道孔中填充牺牲层poly-Si(多晶硅)和/或牺牲层carbon(碳)。在第一沟道孔中填充的牺牲层作为阻挡层。

步骤S1003：打开第一沟道掩膜，关闭第二沟道掩膜，进行清洗。

在不对现有工艺进行调整的前提下，通过控制量测(pad)区域掩膜，即打开(显影)第一沟道掩膜，关闭(不显影)第二沟道掩膜，这样填入第一沟道中的牺牲层(阻挡层)在后续的(WET，湿法)清洗工艺中得以完整保留；从而使得第一叠层结构(lower deck)部分在第一波长范围(例如190-700nm)的信号被阻挡。基于该方法制得的器件在薄膜量测时可以规避第一叠层结构部分变化对后续叠层结构(例如第二叠层结构)量测带来的影响。

在本发明的可选实施例中，结合图6至图8所示，3D存储器件的量测方法包括：在衬底上堆叠形成第一叠层结构。打开(显影)第一沟道掩膜(lower channel mask)，在第一叠层结构上刻蚀形成第一沟道孔。在第一叠层结构和第一沟道孔上堆叠形成第二叠层结构。打开(显影)第二沟道掩膜(upper channel mask)，关闭(不显影)第一沟道掩膜，在第二叠层结构上刻蚀形成第二沟道孔。打开(显影)第一沟道掩膜，关闭(不显影)第二沟道掩膜，对制得的部分(制得器件)进行清洗。

在本发明的上述实施例中，仅仅通过控制量测(pad)区域下层沟道孔(lowerchannel hole)和上层沟道孔(upper channel hole)掩膜(mask)的开关，使得量测(pad)区域内填入下层沟道中的牺牲材料在后续清除(清洗)工艺中保存下来，其在短(第一)波段强吸光的特性使向下传播的信号无法返回传感器(sensor)，形成的阻挡层在物理层面上隔离了底部结构对当站量测的干扰。

根据本发明的再一方面，提供一种薄膜量测装置，用于如上所述3D存储器件的厚度量测。该薄膜量测装置包括光学关键尺寸(optics Critical Dimension，OCD)量测设备，用于对3D存储器件的待测膜层进行量测，得到量测光谱；以及处理器，根据量测光谱得到待测膜层厚度。可选地，处理器与光学关键尺寸量测设备相连接以接收量测光谱。该薄膜量测装置的两侧原理可以参见图9。

在本发明的可选实施例中，叠层结构中形成有多个沟道孔，至少两个沟道孔中形成有阻挡层。薄膜量测装置根据相邻阻挡层之间的间隔，计算量测信号入射的角度。可选地，多个沟道孔呈阵列分布。可选地，多个阻挡层在叠层结构中呈阵列分布。

在本发明的可选实施例中，选择带有沟道结构(孔)的位置作为量测信号的入射位置。可选地，多个沟道孔呈阵列分布，每个沟道孔中均形成有阻挡层。

图11示出了根据本发明实施例的3D存储器件的仿真结果示意图。如图11所示，从OCD仿真结果来看，填充牺牲层(阻挡层)的下层沟道结构(LCH)的CD变化对小于700nm的光谱影响反映为SNR(signal to noise，信号噪声)较低，接近噪声(noise)水平，也即填充牺牲层的LCH结构变化对后续量测基本无影响。图11中的曲线例如分别表示Poly-Si FillLCH+TCD 70.dat、Poly-Si Fill LCH+TCD 72.dat和Poly-Si Fill LCH+TCD 74.dat的仿真结果。

应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。